JPH08314420A - コンピュータグラフィック出力にオーバーレイされたスケールされたビデオ出力発生装置 - Google Patents
コンピュータグラフィック出力にオーバーレイされたスケールされたビデオ出力発生装置Info
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- JPH08314420A JPH08314420A JP7124089A JP12408995A JPH08314420A JP H08314420 A JPH08314420 A JP H08314420A JP 7124089 A JP7124089 A JP 7124089A JP 12408995 A JP12408995 A JP 12408995A JP H08314420 A JPH08314420 A JP H08314420A
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- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
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- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
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- G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
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Abstract
(57)【要約】
【目的】 スケールされたビデオをコンピュータグラフ
ィック出力上にオーバーレイするその中にデジタルイン
ターフェイスを含まないディスプレー制御装置を提供す
る。 【構成】 該ディスプレー制御装置はコンピュータグラ
フィック出力の水平同期信号とスケールされたビデオ出
力の水平走査線の画素数とを受けるよう適合され、スケ
ールされたビデオ出力の画素クロックと水平ロック信号
を発生するタイミング発生器と；ビデオデジタル画素デ
ータを記憶し、出力ポートを有し、スケールされたビデ
オ出力の画素クロックに応答してスケールされたビデオ
出力を発生するよう設けられるスケーリングバッファー
と；制御器バスに結合し、コンピュータグラフィック出
力のアナログ画素データを受け、スケールされたビデオ
出力の画素クロックと水平ロック信号とコンピュータグ
ラフィック出力の垂直同期信号とに応答し、スケールさ
れたビデオ出力をコンピュータグラフィック出力上にオ
ーバーレイするオーバーレイ制御器とを含む。
ィック出力上にオーバーレイするその中にデジタルイン
ターフェイスを含まないディスプレー制御装置を提供す
る。 【構成】 該ディスプレー制御装置はコンピュータグラ
フィック出力の水平同期信号とスケールされたビデオ出
力の水平走査線の画素数とを受けるよう適合され、スケ
ールされたビデオ出力の画素クロックと水平ロック信号
を発生するタイミング発生器と；ビデオデジタル画素デ
ータを記憶し、出力ポートを有し、スケールされたビデ
オ出力の画素クロックに応答してスケールされたビデオ
出力を発生するよう設けられるスケーリングバッファー
と；制御器バスに結合し、コンピュータグラフィック出
力のアナログ画素データを受け、スケールされたビデオ
出力の画素クロックと水平ロック信号とコンピュータグ
ラフィック出力の垂直同期信号とに応答し、スケールさ
れたビデオ出力をコンピュータグラフィック出力上にオ
ーバーレイするオーバーレイ制御器とを含む。
Description
【０００１】
【産業上の利用分野】本発明はディスプレー制御装置に
関し、より詳細にはコンピュータグラフィック出力にオ
ーバーレイされたスケールされたビデオ出力を発生する
ディスプレー制御装置に関する。
関し、より詳細にはコンピュータグラフィック出力にオ
ーバーレイされたスケールされたビデオ出力を発生する
ディスプレー制御装置に関する。
【０００２】
【従来の技術】ビデオスケーリング、即ち拡大又は縮小
は出力装置上に期待された表示を結果として生じるよう
多くのデータ処理環境に応用されてきた。従来技術の方
法ではビデオ縮小回路は入力動作のタイミングをビデオ
バッファーに対する出力動作のタイミングと適合するた
めにビデオ画素を記憶するビデオバッファーの上流に設
けられている。ビデオ縮小回路は与えられたスケーリン
グ係数により画素データを記憶又は無視する。他方でビ
デオ拡大回路はビデオバッファーの下流に設けられ、ス
ケーリング係数によりビデオ拡大回路は同じ画素データ
を繰り返し出力する。この従来技術の方法は画像の処理
において期待されたほどの柔軟性はなかった。例えば従
来技術の方法では元の画素データに対する第二のスケー
リングをなすことは、可能な場合でも困難であった。更
にまた拡大及び縮小回路の両方は回路設計の観点におい
て経済的でないビデオスケーリング動作をなすことが要
求される。コンピュータグラフィック出力にビデオ出力
をオーバーレイした領域では２つの方法が本出願人に知
られている。第一の方法は共通のフレームバッファーを
用い、第二の方法はオーバーレイ効果を実現するマルチ
プレックス技術を用いる。ビデオ出力はビデオコンパク
トディスク（ＣＤ）、デジタルカメラ又はデジタルＴＶ
出力等々から入来し、コンピュータグラフィック出力は
よく知られたＶＧＡ等々を含むグラフィック発生器から
入来する。
は出力装置上に期待された表示を結果として生じるよう
多くのデータ処理環境に応用されてきた。従来技術の方
法ではビデオ縮小回路は入力動作のタイミングをビデオ
バッファーに対する出力動作のタイミングと適合するた
めにビデオ画素を記憶するビデオバッファーの上流に設
けられている。ビデオ縮小回路は与えられたスケーリン
グ係数により画素データを記憶又は無視する。他方でビ
デオ拡大回路はビデオバッファーの下流に設けられ、ス
ケーリング係数によりビデオ拡大回路は同じ画素データ
を繰り返し出力する。この従来技術の方法は画像の処理
において期待されたほどの柔軟性はなかった。例えば従
来技術の方法では元の画素データに対する第二のスケー
リングをなすことは、可能な場合でも困難であった。更
にまた拡大及び縮小回路の両方は回路設計の観点におい
て経済的でないビデオスケーリング動作をなすことが要
求される。コンピュータグラフィック出力にビデオ出力
をオーバーレイした領域では２つの方法が本出願人に知
られている。第一の方法は共通のフレームバッファーを
用い、第二の方法はオーバーレイ効果を実現するマルチ
プレックス技術を用いる。ビデオ出力はビデオコンパク
トディスク（ＣＤ）、デジタルカメラ又はデジタルＴＶ
出力等々から入来し、コンピュータグラフィック出力は
よく知られたＶＧＡ等々を含むグラフィック発生器から
入来する。
【０００３】第一の方法ではコンピュータグラフィック
出力のディスプレーメモリーの１つの領域がビデオ画素
データの記憶に割り当てられ、ビデオインターフェイス
はビデオ用の領域内にビデオ画素データを記憶する。デ
ィスプレー制御出力がコンピュータグラフィック出力の
データをディスプレー装置に出力するときにはビデオ画
素データは他のコンピュータグラフィック画素データと
共にまた出力される。従ってシステム内ではビデオイン
ターフェイスが必要とされる。ビデオシステムを設計す
る時にコンピュータグラフィックのビデオインターフェ
イスに関する考えはもう一つの重要な関心事である。上
記の要求はハードウエアアーキテクチャー及びこの型の
画像ディスプレーシステムのシステムコストの両方に制
約を課する。
出力のディスプレーメモリーの１つの領域がビデオ画素
データの記憶に割り当てられ、ビデオインターフェイス
はビデオ用の領域内にビデオ画素データを記憶する。デ
ィスプレー制御出力がコンピュータグラフィック出力の
データをディスプレー装置に出力するときにはビデオ画
素データは他のコンピュータグラフィック画素データと
共にまた出力される。従ってシステム内ではビデオイン
ターフェイスが必要とされる。ビデオシステムを設計す
る時にコンピュータグラフィックのビデオインターフェ
イスに関する考えはもう一つの重要な関心事である。上
記の要求はハードウエアアーキテクチャー及びこの型の
画像ディスプレーシステムのシステムコストの両方に制
約を課する。
【０００４】第二の方法ではデジタルインターフェイス
がシステムに対するビデオデジタル画素データを供する
ことが必要とされ、それによりシステムはオーバーレイ
効果を発生するキー信号を発生する。デジタルインター
フェイスはビデオ画素データの出力動作を異なる解像度
又は異なる同期信号を有するコンピュータグラフィック
出力に同期する制御信号を発生するために用いられる。
より詳細にはカラーキー方法はコンピュータグラフィッ
ク出力の画素データを所定のターゲットカラーと比較す
る。比較結果が適合した時に画像出力はマルチプレック
サを介してビデオソースに切り換えられる。それ以外で
は画像出力はコンピュータグラフィック出力である。し
かしながら画素データの位置が所定のウインドウ内にあ
る場合にはウインドウキー方法が試みられる。この試行
がイエスのときはビデオソースが出力される。それ以外
は画像出力はコンピュータグラフィックソースである。
しかしながらカラーキー方法ではディスプレーされたビ
デオの外側のディスプレー領域上では画素データがター
ゲットカラーと同じカラーを有する場合にこの位置での
コンピュータグラフィック出力は予期されないビデオ画
素データにより置き換えられる。ウインドウキー方法で
は、例えばマウスの矢印のようなコンピュータグラフィ
ック出力の表示ラベルがビデオウインドウ内に移動した
ときに表示ラベルは消失するようにビデオウインドウは
コンピュータグラフィック出力上に常にオーバーレイさ
れる。更にまた現在種々の規格を有するデジタルインタ
ーフェイスが上記の方法の動作に対して必要とされるの
で従来技術の方法はオーバーレイ効果が達成される一方
で多くの制約及び不都合に直面する。
がシステムに対するビデオデジタル画素データを供する
ことが必要とされ、それによりシステムはオーバーレイ
効果を発生するキー信号を発生する。デジタルインター
フェイスはビデオ画素データの出力動作を異なる解像度
又は異なる同期信号を有するコンピュータグラフィック
出力に同期する制御信号を発生するために用いられる。
より詳細にはカラーキー方法はコンピュータグラフィッ
ク出力の画素データを所定のターゲットカラーと比較す
る。比較結果が適合した時に画像出力はマルチプレック
サを介してビデオソースに切り換えられる。それ以外で
は画像出力はコンピュータグラフィック出力である。し
かしながら画素データの位置が所定のウインドウ内にあ
る場合にはウインドウキー方法が試みられる。この試行
がイエスのときはビデオソースが出力される。それ以外
は画像出力はコンピュータグラフィックソースである。
しかしながらカラーキー方法ではディスプレーされたビ
デオの外側のディスプレー領域上では画素データがター
ゲットカラーと同じカラーを有する場合にこの位置での
コンピュータグラフィック出力は予期されないビデオ画
素データにより置き換えられる。ウインドウキー方法で
は、例えばマウスの矢印のようなコンピュータグラフィ
ック出力の表示ラベルがビデオウインドウ内に移動した
ときに表示ラベルは消失するようにビデオウインドウは
コンピュータグラフィック出力上に常にオーバーレイさ
れる。更にまた現在種々の規格を有するデジタルインタ
ーフェイスが上記の方法の動作に対して必要とされるの
で従来技術の方法はオーバーレイ効果が達成される一方
で多くの制約及び不都合に直面する。
【０００５】
【発明が解決しようとする課題】故に本発明の目的はス
ケールされたビデオをコンピュータグラフィック出力上
にオーバーレイする装置を提供することである。また本
発明の目的はその中にデジタルインターフェイスを含ま
ない型の該装置を提供することである。
ケールされたビデオをコンピュータグラフィック出力上
にオーバーレイする装置を提供することである。また本
発明の目的はその中にデジタルインターフェイスを含ま
ない型の該装置を提供することである。
【０００６】
【課題を解決するための手段】タイミング発生器はコン
ピュータグラフィック出力の水平同期信号を受けるよう
設けられ、スケールされたビデオ出力の画素クロックと
水平ロック信号を発生する。ビデオデジタル画素データ
を記憶し、出力ポートを有するスケーリングバッファー
はスケールされたビデオ出力の画素クロック及び受容さ
れたスケーリング係数に応答してスケールされたビデオ
出力を発生するよう設けられる。
ピュータグラフィック出力の水平同期信号を受けるよう
設けられ、スケールされたビデオ出力の画素クロックと
水平ロック信号を発生する。ビデオデジタル画素データ
を記憶し、出力ポートを有するスケーリングバッファー
はスケールされたビデオ出力の画素クロック及び受容さ
れたスケーリング係数に応答してスケールされたビデオ
出力を発生するよう設けられる。
【０００７】コンピュータグラフィック出力のアナログ
画素データを受け、スケールされたビデオ出力の画素ク
ロックと水平ロック信号とコンピュータグラフィック出
力の垂直同期信号とに応答するオーバーレイ制御器はス
ケールされたビデオ出力をコンピュータグラフィック出
力上にオーバーレイするよう設けられる。
画素データを受け、スケールされたビデオ出力の画素ク
ロックと水平ロック信号とコンピュータグラフィック出
力の垂直同期信号とに応答するオーバーレイ制御器はス
ケールされたビデオ出力をコンピュータグラフィック出
力上にオーバーレイするよう設けられる。
【０００８】
【実施例】以下に図を参照して本発明を詳細に説明し、
本発明の更なる利点を明らかにする。図１を参照するに
本発明のディスプレー制御装置はコンピュータグラフィ
ック出力１１からアナログ画素データ１１１と垂直同期
信号１１５と水平同期信号１１３とを受け、コンピュー
タグラフィックのアナログ画素データ１１１とビデオ出
力のビデオアナログ画素データ１８１との間で切り換わ
る出力画像データ１３を出力する。動作の初期化期間中
に制御データは制御器バス１５を介して装置内のレジス
タ内に書き込まれ、本発明の動作は以下に詳細に説明す
るレジスタ内の現在の値に依存する。制御器はプロセッ
サのどのような種類でもありえ、制御器バス１５はデー
タバスとアドレスバスと本発明の装置にアクセスする読
み出し、書き込み制御信号とを含む。
本発明の更なる利点を明らかにする。図１を参照するに
本発明のディスプレー制御装置はコンピュータグラフィ
ック出力１１からアナログ画素データ１１１と垂直同期
信号１１５と水平同期信号１１３とを受け、コンピュー
タグラフィックのアナログ画素データ１１１とビデオ出
力のビデオアナログ画素データ１８１との間で切り換わ
る出力画像データ１３を出力する。動作の初期化期間中
に制御データは制御器バス１５を介して装置内のレジス
タ内に書き込まれ、本発明の動作は以下に詳細に説明す
るレジスタ内の現在の値に依存する。制御器はプロセッ
サのどのような種類でもありえ、制御器バス１５はデー
タバスとアドレスバスと本発明の装置にアクセスする読
み出し、書き込み制御信号とを含む。
【０００９】本発明の装置はタイミング発生器１４とス
ケーリングバッファー１２とオーバーレイ制御器１６と
ビデオソース１０とデジタル／アナログ変換器１８とを
含む。タイミング発生器１４はコンピュータグラフィッ
ク出力１１の水平同期信号１１３を受けるように適合さ
れ、スケールされたビデオ出力の画素クロック１４３と
水平ロック信号１４１とを発生する。
ケーリングバッファー１２とオーバーレイ制御器１６と
ビデオソース１０とデジタル／アナログ変換器１８とを
含む。タイミング発生器１４はコンピュータグラフィッ
ク出力１１の水平同期信号１１３を受けるように適合さ
れ、スケールされたビデオ出力の画素クロック１４３と
水平ロック信号１４１とを発生する。
【００１０】スケーリングバッファー１２はその中のビ
デオデジタル画素データ１０１を記憶し、スケールされ
たビデオ出力１２１を発生し、スケールされたビデオ出
力の画素クロック１４３に応答する出力ポートを有す
る。オーバーレイ制御器１６は制御器バス１５に結合さ
れ、コンピュータグラフィック出力１１のアナログ画素
データ１１１を受け、スケールされたビデオ出力の画素
クロック１４３とコンピュータグラフィック出力１１の
水平ロック信号１４１と垂直同期信号１１５とに応答
し、オーバーレイキー信号１６３を発生することにより
コンピュータグラフィック出力１１１上にスケールされ
たビデオ出力１８１をオーバーレイする。
デオデジタル画素データ１０１を記憶し、スケールされ
たビデオ出力１２１を発生し、スケールされたビデオ出
力の画素クロック１４３に応答する出力ポートを有す
る。オーバーレイ制御器１６は制御器バス１５に結合さ
れ、コンピュータグラフィック出力１１のアナログ画素
データ１１１を受け、スケールされたビデオ出力の画素
クロック１４３とコンピュータグラフィック出力１１の
水平ロック信号１４１と垂直同期信号１１５とに応答
し、オーバーレイキー信号１６３を発生することにより
コンピュータグラフィック出力１１１上にスケールされ
たビデオ出力１８１をオーバーレイする。
【００１１】ビデオソース１０はよく知られた方法でビ
デオデジタル画素データ１０１を出力する。ビデオ画素
クロック１０３に応じてビデオソース１０は画素データ
１０１をスケーリングバッファー１２に出力し、スケー
リングバッファー１２はビデオ画素クロック１０３に基
づいて図２に示された２ポートメモリー２０内に受容さ
れたデータ１０１を記憶する。デジタル／アナログ変換
器１８はスケールされたビデオ出力の画素クロック１４
３に基づいてスケールされたビデオデジタル画素データ
１２１をビデオアナログ画素データ１８１に変換する。
マルチプレクサ１７はオーバーレイ信号１６３に応答し
てコンピュータグラフィック出力のアナログ画素データ
１１１とビデオ出力のアナログ画素データ１８１の上で
切り換え動作をなし、画像データ１３を出力する。
デオデジタル画素データ１０１を出力する。ビデオ画素
クロック１０３に応じてビデオソース１０は画素データ
１０１をスケーリングバッファー１２に出力し、スケー
リングバッファー１２はビデオ画素クロック１０３に基
づいて図２に示された２ポートメモリー２０内に受容さ
れたデータ１０１を記憶する。デジタル／アナログ変換
器１８はスケールされたビデオ出力の画素クロック１４
３に基づいてスケールされたビデオデジタル画素データ
１２１をビデオアナログ画素データ１８１に変換する。
マルチプレクサ１７はオーバーレイ信号１６３に応答し
てコンピュータグラフィック出力のアナログ画素データ
１１１とビデオ出力のアナログ画素データ１８１の上で
切り換え動作をなし、画像データ１３を出力する。
【００１２】ビデオソース１０からの水平同期信号１０
５はビデオ出力１０１の各水平ディスプレーに対する第
一のタイミング点であり、スケーリングバッファー１２
内のメモリー２０の最初のセルにアクセスするよう動作
する。従って水平同期信号１０５はアサートされ、ビデ
オデジタル画素データ１０１はセルの最初の位置から始
まるメモリー２０内に記憶される。ウインドウキー信号
１６１はメモリーの最初の位置から入来するビデオウイ
ンドウ内にディスプレーされるスケールされたビデオの
最初のデジタル画素データ１２１を確実にするために図
２に示される出力アドレスポインタ２４をリセットする
ようアサートされる。
５はビデオ出力１０１の各水平ディスプレーに対する第
一のタイミング点であり、スケーリングバッファー１２
内のメモリー２０の最初のセルにアクセスするよう動作
する。従って水平同期信号１０５はアサートされ、ビデ
オデジタル画素データ１０１はセルの最初の位置から始
まるメモリー２０内に記憶される。ウインドウキー信号
１６１はメモリーの最初の位置から入来するビデオウイ
ンドウ内にディスプレーされるスケールされたビデオの
最初のデジタル画素データ１２１を確実にするために図
２に示される出力アドレスポインタ２４をリセットする
ようアサートされる。
【００１３】本発明のより柔軟な動作を得るために制御
器は制御器バス１５を介してスケーリングバッファー１
２、オーバーレイ制御器１６、タイミング発生器１４の
レジスタの値をプログラムする。レジスタの値はビデオ
スケーリング係数の値と、ターゲットキー信号の発生に
関するターゲットカラーと、ウインドウキー信号の発生
に関するビデオウインドウの領域と、タイミング発生器
１４に関するスケールされたビデオの水平画素数のパラ
メーターとを制御する。
器は制御器バス１５を介してスケーリングバッファー１
２、オーバーレイ制御器１６、タイミング発生器１４の
レジスタの値をプログラムする。レジスタの値はビデオ
スケーリング係数の値と、ターゲットキー信号の発生に
関するターゲットカラーと、ウインドウキー信号の発生
に関するビデオウインドウの領域と、タイミング発生器
１４に関するスケールされたビデオの水平画素数のパラ
メーターとを制御する。
【００１４】図２を参照するにビデオスケーリング装置
１２はアドレス制御器２６と出力アドレスポインタ２４
と２ポートメモリー２０と入力アドレスポインタ２２と
からなる。図２、３に示されるようにアドレス制御器２
６はノーマル３１１、スケールダウン３１２、スケール
アップ３１３信号を受け、指定されたスケール係数値Ｎ
／Ｄに対応する値を有するアドレスインクリメント信号
２６１を発生する。
１２はアドレス制御器２６と出力アドレスポインタ２４
と２ポートメモリー２０と入力アドレスポインタ２２と
からなる。図２、３に示されるようにアドレス制御器２
６はノーマル３１１、スケールダウン３１２、スケール
アップ３１３信号を受け、指定されたスケール係数値Ｎ
／Ｄに対応する値を有するアドレスインクリメント信号
２６１を発生する。
【００１５】出力アドレスポインタ２４は２ポートメモ
リー２０にアクセスするためにアドレスインクリメント
信号２６１とスケールされたビデオの画素クロック１４
３とに応答する出力アドレス２４１を発生する。デュア
ルポートメモリー２０はビデオデジタル画素データ１０
１をその中に記憶し、出力アドレス２４１に応答する出
力ポートを有し、スケール係数値Ｎ／Ｄに対応するスケ
ールされたビデオデジタル画素データ１２１を発生す
る。ビデオ出力１８１とコンピュータグラフィック出力
１１１との間の同期バッファーとして動作する以外にデ
ュアルポートメモリー２０は本発明のビデオスケーリン
グ動作をなす。デュアルポートメモリー２０は入力アド
レスポインタ２２により供される入力アドレス２２１に
応答する入力ポートを有し、ビデオデジタル画素データ
１０１を受ける。各隣接メモリー位置の入力データを位
置するためにカウンタが入力アドレスポインタ２２とし
て用いられる。ビデオ画素クロック１０３は入力データ
が順に記憶されるようにアドレスポインタ２２の値をイ
ンクリメントする。ビデオ水平同期信号１０５は各水平
走査線の最初の画素がそれぞれのメモリーセルの最初の
位置に記憶されるようにする。しかしながらアキュムレ
ーターはスケーリング動作の要求を満たすよう出力アド
レスポインタ２４として用いられる。画素データがスケ
ールされたビデオの画素クロック１４３に応答してスケ
ールされたビデオデジタル画素データライン１２１に出
力される度毎にアドレスインクリメント信号２６１の値
はメモリー２０の他の位置にアクセスするために出力ア
ドレスポインタ２４にアキュムレートされる。アクセス
されたアドレスの調整がスケーリング係数値の切捨て誤
差により引き起こされるアキュムレーションをオフセッ
トするために必要とされるある種のイベントにおいて、
アドレス調整信号２６３が出力アドレスポインタ２４を
１だけインクリメントするようイネーブルされる。アド
レス調整信号２６３の詳細な動作を以下に説明する。
リー２０にアクセスするためにアドレスインクリメント
信号２６１とスケールされたビデオの画素クロック１４
３とに応答する出力アドレス２４１を発生する。デュア
ルポートメモリー２０はビデオデジタル画素データ１０
１をその中に記憶し、出力アドレス２４１に応答する出
力ポートを有し、スケール係数値Ｎ／Ｄに対応するスケ
ールされたビデオデジタル画素データ１２１を発生す
る。ビデオ出力１８１とコンピュータグラフィック出力
１１１との間の同期バッファーとして動作する以外にデ
ュアルポートメモリー２０は本発明のビデオスケーリン
グ動作をなす。デュアルポートメモリー２０は入力アド
レスポインタ２２により供される入力アドレス２２１に
応答する入力ポートを有し、ビデオデジタル画素データ
１０１を受ける。各隣接メモリー位置の入力データを位
置するためにカウンタが入力アドレスポインタ２２とし
て用いられる。ビデオ画素クロック１０３は入力データ
が順に記憶されるようにアドレスポインタ２２の値をイ
ンクリメントする。ビデオ水平同期信号１０５は各水平
走査線の最初の画素がそれぞれのメモリーセルの最初の
位置に記憶されるようにする。しかしながらアキュムレ
ーターはスケーリング動作の要求を満たすよう出力アド
レスポインタ２４として用いられる。画素データがスケ
ールされたビデオの画素クロック１４３に応答してスケ
ールされたビデオデジタル画素データライン１２１に出
力される度毎にアドレスインクリメント信号２６１の値
はメモリー２０の他の位置にアクセスするために出力ア
ドレスポインタ２４にアキュムレートされる。アクセス
されたアドレスの調整がスケーリング係数値の切捨て誤
差により引き起こされるアキュムレーションをオフセッ
トするために必要とされるある種のイベントにおいて、
アドレス調整信号２６３が出力アドレスポインタ２４を
１だけインクリメントするようイネーブルされる。アド
レス調整信号２６３の詳細な動作を以下に説明する。
【００１６】図３に示すようにアドレス制御器２６は制
御レジスタ３１及びアドレスインクリメントレジスタ３
０からなり、両者は制御器バス１５に結合されている。
制御レジスタ３１はノーマル信号３１１とスケールダウ
ン信号３１２とスケールアップ信号３１３とを含むスケ
ール制御信号を発生する。アドレスインクリメントレジ
スタ３０はアドレスインクリメント信号２６１を発生す
る。
御レジスタ３１及びアドレスインクリメントレジスタ３
０からなり、両者は制御器バス１５に結合されている。
制御レジスタ３１はノーマル信号３１１とスケールダウ
ン信号３１２とスケールアップ信号３１３とを含むスケ
ール制御信号を発生する。アドレスインクリメントレジ
スタ３０はアドレスインクリメント信号２６１を発生す
る。
【００１７】アドレス制御器２６は判断基準（ｃｒｉｔ
ｅｒｉｏｎ）レジスタ３４及び残存加数（ｒｅｍａｉｎ
ａｄｄｅｎｄ）レジスタ３６を更に含み、この両者は
制御器バス１５に結合される。残存加数レジスタ３６は
スケールダウン信号３１２を受ける第一の入力とアドレ
ス調整信号２６３を受ける第二の入力とを有する。アド
レス制御器２６は判断基準レジスタ３４の出力と結合さ
れた第一の入力とアドレス調整信号２６３を受けるよう
適合された第二の入力とスケールアップ信号３１３を受
ける第三の入力とを有する補足（ｃｏｍｐｌｅｍｅｎ
ｔ）回路３５を更に含む。
ｅｒｉｏｎ）レジスタ３４及び残存加数（ｒｅｍａｉｎ
ａｄｄｅｎｄ）レジスタ３６を更に含み、この両者は
制御器バス１５に結合される。残存加数レジスタ３６は
スケールダウン信号３１２を受ける第一の入力とアドレ
ス調整信号２６３を受ける第二の入力とを有する。アド
レス制御器２６は判断基準レジスタ３４の出力と結合さ
れた第一の入力とアドレス調整信号２６３を受けるよう
適合された第二の入力とスケールアップ信号３１３を受
ける第三の入力とを有する補足（ｃｏｍｐｌｅｍｅｎ
ｔ）回路３５を更に含む。
【００１８】アドレス制御器２６は残存アキュムレータ
ー３３と比較器３２とを更に含む。残存アキュムレータ
ー３３が補足回路３５の出力と結合された第一の入力と
残存加数レジスタ３６の出力と結合された第二の入力と
を有する。残存アキュムレーター３３はアドレス調整信
号２６３、スケールされたビデオの画素クロック１４３
に応答してそれの値を出力する。比較器３２はアドレス
調整信号２６３を発生するために判断基準レジスタ３４
の出力を残存アキュムレーター３３の出力と比較する。
比較器３２はノーマル信号３１１を受ける入力を有す
る。
ー３３と比較器３２とを更に含む。残存アキュムレータ
ー３３が補足回路３５の出力と結合された第一の入力と
残存加数レジスタ３６の出力と結合された第二の入力と
を有する。残存アキュムレーター３３はアドレス調整信
号２６３、スケールされたビデオの画素クロック１４３
に応答してそれの値を出力する。比較器３２はアドレス
調整信号２６３を発生するために判断基準レジスタ３４
の出力を残存アキュムレーター３３の出力と比較する。
比較器３２はノーマル信号３１１を受ける入力を有す
る。
【００１９】アドレスインクリメントレジスタ３０内に
記憶されている値は出力アドレスポインタ２４の基本イ
ンクリメント値を決める。判断基準レジスタ３４は残存
アキュムレーター３３が比較し、それによりアドレス調
整信号２６３がイネーブルされるべき状態で基準値を記
憶する。残存加数レジスタ３６の値は残存アキュムレー
ター３３の動作に対する基本アキュムレーション値であ
る。制御レジスタ３１は制御器バス１５から入力され、
その中に記憶される値に基づくノーマル信号３１１と、
スケールダウン信号３１２又はスケールアップ信号３１
３とを発生する。全てのレジスタの値は制御器バス１５
を介して制御器によりプログラムされる。ウインドウキ
ー信号１６１は残存アキュムレーター３３の値をゼロに
リセットするために用いられる。
記憶されている値は出力アドレスポインタ２４の基本イ
ンクリメント値を決める。判断基準レジスタ３４は残存
アキュムレーター３３が比較し、それによりアドレス調
整信号２６３がイネーブルされるべき状態で基準値を記
憶する。残存加数レジスタ３６の値は残存アキュムレー
ター３３の動作に対する基本アキュムレーション値であ
る。制御レジスタ３１は制御器バス１５から入力され、
その中に記憶される値に基づくノーマル信号３１１と、
スケールダウン信号３１２又はスケールアップ信号３１
３とを発生する。全てのレジスタの値は制御器バス１５
を介して制御器によりプログラムされる。ウインドウキ
ー信号１６１は残存アキュムレーター３３の値をゼロに
リセットするために用いられる。
【００２０】図４に示されるように、段階４１では制御
器はスケーリング係数の比率の形でデノミネーター
（Ｄ）とニューメレーター（Ｎ）を読み出す。段階４２
ではスケールダウンを示すスケール係数の値としてＤ及
びＮの値を比較し、段階４３及び４４がなされる。段階
４３ではＤをＮにより割り算し、Ｄ／Ｎの商と余りを算
出する。段階４４ではＤ／Ｎの商はアドレスインクリメ
ントレジスタ３０に記憶され、Ｄ／Ｎの余りは残存加数
レジスタ３６に記憶され、Ｎは判断基準レジスタ３４に
記憶される。段階４４ではまたスケールダウン信号３１
２を設定するために制御レジスタ３１に書き込む。
器はスケーリング係数の比率の形でデノミネーター
（Ｄ）とニューメレーター（Ｎ）を読み出す。段階４２
ではスケールダウンを示すスケール係数の値としてＤ及
びＮの値を比較し、段階４３及び４４がなされる。段階
４３ではＤをＮにより割り算し、Ｄ／Ｎの商と余りを算
出する。段階４４ではＤ／Ｎの商はアドレスインクリメ
ントレジスタ３０に記憶され、Ｄ／Ｎの余りは残存加数
レジスタ３６に記憶され、Ｎは判断基準レジスタ３４に
記憶される。段階４４ではまたスケールダウン信号３１
２を設定するために制御レジスタ３１に書き込む。
【００２１】スケール係数の値が段階４２でスケールア
ップを示す時には段階４６がなされる。段階４６ではゼ
ロがアドレスインクリメントレジスタ３０に記憶され、
Ｎが残存加数レジスタ３６に記憶され、Ｄが判断基準レ
ジスタ３４に記憶され、制御レジスタ３１はスケールア
ップ信号３１３を設定するよう書き込まれる。スケール
係数の値が段階４２でスケーリング係数が１であること
を示す時には段階４５でアドレスインクリメントレジス
タ３０に１が記憶され、制御レジスタ３１はノーマル信
号３１１を設定するよう書き込まれる。
ップを示す時には段階４６がなされる。段階４６ではゼ
ロがアドレスインクリメントレジスタ３０に記憶され、
Ｎが残存加数レジスタ３６に記憶され、Ｄが判断基準レ
ジスタ３４に記憶され、制御レジスタ３１はスケールア
ップ信号３１３を設定するよう書き込まれる。スケール
係数の値が段階４２でスケーリング係数が１であること
を示す時には段階４５でアドレスインクリメントレジス
タ３０に１が記憶され、制御レジスタ３１はノーマル信
号３１１を設定するよう書き込まれる。
【００２２】図４に示される関連する動作が完了した後
にスケーリングバッファー１２がビデオ画像スケーリン
グをするために引き継ぐ。ウインドウキー信号１６１が
アサートされる度毎に出力アドレスポインタ２４及び残
存アキュムレーター３３内の値はそれの初期値にリセッ
トされる。スケールされたビデオの画素クロック１４３
の各周期はそれに接続された関連する回路の動作にそれ
ぞれ基づく出力アドレスポインタ２４及び残存アキュム
レーター３３の値を更新する。
にスケーリングバッファー１２がビデオ画像スケーリン
グをするために引き継ぐ。ウインドウキー信号１６１が
アサートされる度毎に出力アドレスポインタ２４及び残
存アキュムレーター３３内の値はそれの初期値にリセッ
トされる。スケールされたビデオの画素クロック１４３
の各周期はそれに接続された関連する回路の動作にそれ
ぞれ基づく出力アドレスポインタ２４及び残存アキュム
レーター３３の値を更新する。
【００２３】ノーマル信号３１１がアクティブの時には
アドレス調整信号２６３はそれによりインアクティブで
ある。従ってスケーリングバッファー１２が１画素のデ
ータを出力する度毎に出力アドレスポインタ２４は全て
の画素データがビデオ拡大又は１だけインクリメント
し、縮小効果なしに出力されることを示す。本発明のビ
デオスケールダウン処理中ではスケーリングバッファー
１２が１画素データを出力する度毎に出力アドレスポイ
ンタ２４はアドレスインクリメントレジスタ３０から出
力された１以上のアドレスインクリメント信号２６１の
値だけインクリメントされ、従って、メモリー２０のあ
る位置はアクセス中にスキップされ、選択された画素デ
ータのみがビデオ縮小効果で出力する。
アドレス調整信号２６３はそれによりインアクティブで
ある。従ってスケーリングバッファー１２が１画素のデ
ータを出力する度毎に出力アドレスポインタ２４は全て
の画素データがビデオ拡大又は１だけインクリメント
し、縮小効果なしに出力されることを示す。本発明のビ
デオスケールダウン処理中ではスケーリングバッファー
１２が１画素データを出力する度毎に出力アドレスポイ
ンタ２４はアドレスインクリメントレジスタ３０から出
力された１以上のアドレスインクリメント信号２６１の
値だけインクリメントされ、従って、メモリー２０のあ
る位置はアクセス中にスキップされ、選択された画素デ
ータのみがビデオ縮小効果で出力する。
【００２４】図５を参照するにスケールダウン信号３１
２が段階５１でアサートされた後に段階５３ではウイン
ドウキー信号１６１がアサートされるかどうか試行（テ
スト）する。段階５５でノーの場合には残存アキュムレ
ーター３３をリセットし、その後で段階５３に行く。ス
ケールされたビデオ画像がディスプレーされるべきであ
ることを示すウインドウキー信号１６１がアサートされ
た場合には段階５７で残存アキュムレーター３３が判断
基準レジスタ３４より大きいかどうかチェックする。段
階５７でそれがノーの場合には次に段階５７１でアドレ
ス調整信号２６３をインアクティブ又は論理０になるよ
う設定し、残存アキュムレーター３３は残存加数レジス
タ３６からの値をアキュムレートし、これは画素データ
が出力する度毎のスケーリング係数の切捨て誤差を表
す。この後で段階５３に行く。段階５７のイエスで示さ
れる残存アキュムレーター３３内でアキュムレートされ
た誤差の値が判断基準レジスタ３４内の基準値越える場
合には本発明は段階５７２を実行する。段階５７２では
アドレス調整信号２６３をアクティブ又は論理１に設定
し、残存アキュムレーター３３はそれの現在の値を残存
加数レジスタ３６の出力から判断基準レジスタ３４の出
力を引いた値に加えることによりそれの値に更新する。
２が段階５１でアサートされた後に段階５３ではウイン
ドウキー信号１６１がアサートされるかどうか試行（テ
スト）する。段階５５でノーの場合には残存アキュムレ
ーター３３をリセットし、その後で段階５３に行く。ス
ケールされたビデオ画像がディスプレーされるべきであ
ることを示すウインドウキー信号１６１がアサートされ
た場合には段階５７で残存アキュムレーター３３が判断
基準レジスタ３４より大きいかどうかチェックする。段
階５７でそれがノーの場合には次に段階５７１でアドレ
ス調整信号２６３をインアクティブ又は論理０になるよ
う設定し、残存アキュムレーター３３は残存加数レジス
タ３６からの値をアキュムレートし、これは画素データ
が出力する度毎のスケーリング係数の切捨て誤差を表
す。この後で段階５３に行く。段階５７のイエスで示さ
れる残存アキュムレーター３３内でアキュムレートされ
た誤差の値が判断基準レジスタ３４内の基準値越える場
合には本発明は段階５７２を実行する。段階５７２では
アドレス調整信号２６３をアクティブ又は論理１に設定
し、残存アキュムレーター３３はそれの現在の値を残存
加数レジスタ３６の出力から判断基準レジスタ３４の出
力を引いた値に加えることによりそれの値に更新する。
【００２５】本発明のビデオスケールアップ処理中には
スケーリングバッファー１２が１画素データを出力する
度毎に出力アドレスポインタ２４はアドレスインクリメ
ントレジスタ３０からのゼロ出力の値だけインクリメン
トされ、従って、メモリー２０の各位置の画素データが
繰り返しアクセスされ、画素データがビデオ拡大効果を
有して出力することが示される。アクセス繰り返し処理
の数は残存アキュムレーター３３内の値より小さな値に
減少するよう判断基準レジスタ３４内の値に対して要求
される回数に依存する。
スケーリングバッファー１２が１画素データを出力する
度毎に出力アドレスポインタ２４はアドレスインクリメ
ントレジスタ３０からのゼロ出力の値だけインクリメン
トされ、従って、メモリー２０の各位置の画素データが
繰り返しアクセスされ、画素データがビデオ拡大効果を
有して出力することが示される。アクセス繰り返し処理
の数は残存アキュムレーター３３内の値より小さな値に
減少するよう判断基準レジスタ３４内の値に対して要求
される回数に依存する。
【００２６】図５を参照するにスケールアップ信号３１
３が段階５０でアサートされた後に段階５２ではウイン
ドウキー信号１６１がアサートされるかどうか試行（テ
スト）する。段階５４でノーの場合には残存アキュムレ
ーター３３をリセットし、その後で段階５２に行く。ス
ケールされたビデオ画像がディスプレーされるべきであ
ることを示すウインドウキー信号１６１がアサートされ
た場合には段階５６で残存アキュムレーター３３が判断
基準レジスタ３４より大きいかどうかチェックする。メ
モリー２０の同じ位置が再びアクセスされなければなら
ないことを示す段階５６でそれがイエスの場合には次に
段階５６１でアドレス調整信号２６３をインアクティブ
又は論理０になるよう設定し、残存アキュムレーター３
３を判断基準レジスタ３４の値まで減少する。この後で
段階５２に行く。判断基準レジスタ３４内の値が判断基
準レジスタ３４の基準値を越える場合にはメモリー２０
の次の位置がアクセスされるべきであることを示し、本
発明は段階５６２を実行する。段階５６２ではアドレス
調整信号２６３をアクティブ又は論理１に設定し、残存
アキュムレーター３３は残存加数レジスタ３６の出力か
ら判断基準レジスタ３４の出力を引いた値に最後のアク
セス動作の残余の値を加えることによりそれの値に更新
する。
３が段階５０でアサートされた後に段階５２ではウイン
ドウキー信号１６１がアサートされるかどうか試行（テ
スト）する。段階５４でノーの場合には残存アキュムレ
ーター３３をリセットし、その後で段階５２に行く。ス
ケールされたビデオ画像がディスプレーされるべきであ
ることを示すウインドウキー信号１６１がアサートされ
た場合には段階５６で残存アキュムレーター３３が判断
基準レジスタ３４より大きいかどうかチェックする。メ
モリー２０の同じ位置が再びアクセスされなければなら
ないことを示す段階５６でそれがイエスの場合には次に
段階５６１でアドレス調整信号２６３をインアクティブ
又は論理０になるよう設定し、残存アキュムレーター３
３を判断基準レジスタ３４の値まで減少する。この後で
段階５２に行く。判断基準レジスタ３４内の値が判断基
準レジスタ３４の基準値を越える場合にはメモリー２０
の次の位置がアクセスされるべきであることを示し、本
発明は段階５６２を実行する。段階５６２ではアドレス
調整信号２６３をアクティブ又は論理１に設定し、残存
アキュムレーター３３は残存加数レジスタ３６の出力か
ら判断基準レジスタ３４の出力を引いた値に最後のアク
セス動作の残余の値を加えることによりそれの値に更新
する。
【００２７】アドレス調整信号２６３によりもたらされ
る利点によりビデオスケーリング処理は全体のビデオに
わたって均一になされる。基本的にタイミング発生器１
４はビデオがコンピュータグラフィック上にオーバーレ
イされる時に要求される同期のみならずコンピュータグ
ラフィックのどの様な種類の解像度でもビデオのフルス
クリーンディスプレーもまた達成されるようにスケール
されたビデオの画素クロック１４３及び水平ロック信号
１４１を発生するためにコンピュータグラフィック出力
の水平同期信号１１３の位相を参照する。
る利点によりビデオスケーリング処理は全体のビデオに
わたって均一になされる。基本的にタイミング発生器１
４はビデオがコンピュータグラフィック上にオーバーレ
イされる時に要求される同期のみならずコンピュータグ
ラフィックのどの様な種類の解像度でもビデオのフルス
クリーンディスプレーもまた達成されるようにスケール
されたビデオの画素クロック１４３及び水平ロック信号
１４１を発生するためにコンピュータグラフィック出力
の水平同期信号１１３の位相を参照する。
【００２８】図６に示されるようにタイミング発生器１
４は基本的にはコンピュータグラフィック出力の水平同
期信号１１３と同期するスケールされたビデオの画素ク
ロック１４３を発生する位相ロックループである。タイ
ミング発生器１４はプログラム可能な分周器６１と、位
相検出器６３と、ループフィルター６５と電圧制御発振
器６７とからなる。
４は基本的にはコンピュータグラフィック出力の水平同
期信号１１３と同期するスケールされたビデオの画素ク
ロック１４３を発生する位相ロックループである。タイ
ミング発生器１４はプログラム可能な分周器６１と、位
相検出器６３と、ループフィルター６５と電圧制御発振
器６７とからなる。
【００２９】制御器バス１５に結合されたプログラム可
能な分周器６１はスケールされたビデオの画素クロック
１４３を受ける入力と水平ロック信号１４１を発生する
出力とを有する。制御器バス１５を介して制御器はビデ
オ出力の水平走査線の画素数をプログラム可能な分周器
６１にプログラムする。この画素数はそれの約数として
スケールされたビデオの画素クロック１４３の周波数に
基づいて水平ロック信号１４１を発生させるために分周
器により用いられる。水平ロック信号１４１はビデオ出
力動作に対する水平同期信号として用いられる。
能な分周器６１はスケールされたビデオの画素クロック
１４３を受ける入力と水平ロック信号１４１を発生する
出力とを有する。制御器バス１５を介して制御器はビデ
オ出力の水平走査線の画素数をプログラム可能な分周器
６１にプログラムする。この画素数はそれの約数として
スケールされたビデオの画素クロック１４３の周波数に
基づいて水平ロック信号１４１を発生させるために分周
器により用いられる。水平ロック信号１４１はビデオ出
力動作に対する水平同期信号として用いられる。
【００３０】位相検出器６３は水平同期信号１１３と水
平ロック信号１４１との間の位相差の比較により制御信
号６３１を発生する。ループフィルター６５は制御信号
６３１内のノイズのフィルター出力によりフィルターさ
れた制御信号６５１を発生する。電圧制御発振器６７は
フィルターされた制御信号６５１に応答してスケールさ
れたビデオの画素クロック１４３を発生する。画素クロ
ック１４３の発振周波数は制御信号６５１の電圧により
変動する。スケールされたビデオ信号の画素クロック１
４３は水平ロック信号１４１を発生するために分周器６
１にまた入力する。
平ロック信号１４１との間の位相差の比較により制御信
号６３１を発生する。ループフィルター６５は制御信号
６３１内のノイズのフィルター出力によりフィルターさ
れた制御信号６５１を発生する。電圧制御発振器６７は
フィルターされた制御信号６５１に応答してスケールさ
れたビデオの画素クロック１４３を発生する。画素クロ
ック１４３の発振周波数は制御信号６５１の電圧により
変動する。スケールされたビデオ信号の画素クロック１
４３は水平ロック信号１４１を発生するために分周器６
１にまた入力する。
【００３１】水平ロック信号１４１と水平同期信号１１
３との間のどのような位相差もループ動作内で減少する
故に位相ロックループの動作及び最終的な同期が達成さ
れる。画素クロック１４３及び水平ロック信号１４１は
それぞれ画素クロック及び水平同期信号としてスケーリ
ングバッファー１２とデジタル／アナログ変換器１８と
プログラム可能な画像オーバーレイ制御器１６とに供さ
れる。
３との間のどのような位相差もループ動作内で減少する
故に位相ロックループの動作及び最終的な同期が達成さ
れる。画素クロック１４３及び水平ロック信号１４１は
それぞれ画素クロック及び水平同期信号としてスケーリ
ングバッファー１２とデジタル／アナログ変換器１８と
プログラム可能な画像オーバーレイ制御器１６とに供さ
れる。
【００３２】図７に示されるように制御器バス１５に結
合され、コンピュータグラフィック出力のアナログ画素
データ１１１を受け、ビデオ出力の画素クロック１４３
と水平ロック信号１４１とコンピュータグラフィック出
力の垂直同期信号１１５とに応答する画像オーバーレイ
制御器１６はオーバーレイキー信号１６３を発生する。
合され、コンピュータグラフィック出力のアナログ画素
データ１１１を受け、ビデオ出力の画素クロック１４３
と水平ロック信号１４１とコンピュータグラフィック出
力の垂直同期信号１１５とに応答する画像オーバーレイ
制御器１６はオーバーレイキー信号１６３を発生する。
【００３３】画像オーバーレイ制御器１６は第一の制御
器７０と第二の制御器７８とＡＮＤゲート７５とからな
る。第一の制御器７０はカラーキー信号７１１を発生す
る。第二の制御器７８はウインドウキー信号１６１を発
生する。ＡＮＤゲート７５はカラーキー信号７１１とウ
インドウキー信号１６１とを受けるように適合されオー
バーレイキー信号１６３を発生する。
器７０と第二の制御器７８とＡＮＤゲート７５とからな
る。第一の制御器７０はカラーキー信号７１１を発生す
る。第二の制御器７８はウインドウキー信号１６１を発
生する。ＡＮＤゲート７５はカラーキー信号７１１とウ
インドウキー信号１６１とを受けるように適合されオー
バーレイキー信号１６３を発生する。
【００３４】第一の制御器７０はコンピュータグラフィ
ック出力のＲ，Ｇ，Ｂ成分を含むアナログ画素データ１
１１をカラーキー信号７１１を発生するために対応する
デジタル／アナログ変換器７２１、７２２、７２３から
出力されるターゲットカラーと比較するアナログ比較器
７１からなる。デジタル／アナログ変換器７２１、７２
２、７２３にはそれぞれ制御器バス１５を介して制御器
からターゲットカラー入力を記憶する対応するレジスタ
を含む。
ック出力のＲ，Ｇ，Ｂ成分を含むアナログ画素データ１
１１をカラーキー信号７１１を発生するために対応する
デジタル／アナログ変換器７２１、７２２、７２３から
出力されるターゲットカラーと比較するアナログ比較器
７１からなる。デジタル／アナログ変換器７２１、７２
２、７２３にはそれぞれ制御器バス１５を介して制御器
からターゲットカラー入力を記憶する対応するレジスタ
を含む。
【００３５】第二の制御器７８はウインドウキー信号１
６１を発生するためにビデオアナログ画素データ７７１
の位置を所定のビデオウインドウと比較するビデオウイ
ンドウ比較器７３からなる。第二の制御器７８はビデオ
画素位置７７１を発生するためにスケールされたビデオ
の画素クロック１４３と水平ロック信号１４１とコンピ
ュータグラフィックの垂直同期信号１１５とを受ける位
置カウンタ７７を更に含む。
６１を発生するためにビデオアナログ画素データ７７１
の位置を所定のビデオウインドウと比較するビデオウイ
ンドウ比較器７３からなる。第二の制御器７８はビデオ
画素位置７７１を発生するためにスケールされたビデオ
の画素クロック１４３と水平ロック信号１４１とコンピ
ュータグラフィックの垂直同期信号１１５とを受ける位
置カウンタ７７を更に含む。
【００３６】制御器はカラーキー信号７１１を制御する
ようターゲットカラーを選択するためにＤ／Ａ変換器７
２１、７２２、７２３内のレジスタのＲ，Ｇ，Ｂ成分値
をプログラムし、制御器バス１５を介してディスプレー
されたビデオウインドウの領域をあらかじめ決めるため
にビデオウインドウレジスタ７９をプログラムする。１
つのアナログ比較器はターゲットカラーの各カラー成分
をアナログ画素データ１１１と比較するために必要とさ
れる。故に３つのアナログ比較器の全体は関連する回路
の複雑さ以外を要求される。しかしながら示された好ま
しい実施例ではカラーキー制御器７０の設計を単純化す
るために、Ｄ／Ａ変換器７２１、７２２、７２３内のタ
ーゲットカラーの３ちの成分及びコンピュータグラフィ
ック出力のアナログ画素データ１１１の３つの成分は比
較の前にそれぞれ対応するアナログ加算器７４１、７４
２でまず加算される。この単純化された設計と協働して
ターゲットカラーは全て論理１のＲ，Ｇ，Ｂ成分を有す
る１つであるか、又は全て論理０のＲ，Ｇ，Ｂ成分を有
する他の１つでなければならない。全て論理０のＲ，
Ｇ，Ｂ成分を有する時にそれは黒であり、全て論理１の
Ｒ，Ｇ，Ｂ成分を有する時にそれは白であることが知ら
れている。
ようターゲットカラーを選択するためにＤ／Ａ変換器７
２１、７２２、７２３内のレジスタのＲ，Ｇ，Ｂ成分値
をプログラムし、制御器バス１５を介してディスプレー
されたビデオウインドウの領域をあらかじめ決めるため
にビデオウインドウレジスタ７９をプログラムする。１
つのアナログ比較器はターゲットカラーの各カラー成分
をアナログ画素データ１１１と比較するために必要とさ
れる。故に３つのアナログ比較器の全体は関連する回路
の複雑さ以外を要求される。しかしながら示された好ま
しい実施例ではカラーキー制御器７０の設計を単純化す
るために、Ｄ／Ａ変換器７２１、７２２、７２３内のタ
ーゲットカラーの３ちの成分及びコンピュータグラフィ
ック出力のアナログ画素データ１１１の３つの成分は比
較の前にそれぞれ対応するアナログ加算器７４１、７４
２でまず加算される。この単純化された設計と協働して
ターゲットカラーは全て論理１のＲ，Ｇ，Ｂ成分を有す
る１つであるか、又は全て論理０のＲ，Ｇ，Ｂ成分を有
する他の１つでなければならない。全て論理０のＲ，
Ｇ，Ｂ成分を有する時にそれは黒であり、全て論理１の
Ｒ，Ｇ，Ｂ成分を有する時にそれは白であることが知ら
れている。
【００３７】アナログ加算器７４１及び７４２からの２
つの出力がアナログ比較器７１で適合すれば、カラーキ
ー信号７１１はイネーブルされる。そうでなければカラ
ーキー信号７１１はディスエーブルされる。制御器は上
左隅の座標とビデオウインドウの高さ及び幅とをビデオ
ウインドウの４つの隅に対応するビデオ画素の位置に変
換する。ビデオウインドウレジスタ７９には上記ビデオ
ウインドウの４つの隅の位置を保持する為に用いられる
４つのレジスタがある。位置カウンタ７７では１つの水
平カウンタは水平ロック信号１４１によりトリガーさ
れ、他の垂直カウンタはコンピュータグラフィック出力
の垂直同期信号１１５によりトリガーされる。スケール
されたビデオの画素クロック１４３をカウンタすること
は現在の画素データの水平位置の概念を有する。水平ロ
ック信号をカウンタすることは現在の画素データの垂直
位置の概念を有する。これら２つのカウンタの出力はビ
デオ画素位置信号７７１を形成する。ビデオ画素位置信
号７７１がレジスタ７９内で決められた領域内にある場
合にはウインドウキー信号１６１はイネーブルされる。
それ以外ではそれはディスエーブルされる。イネーブル
されたウインドウキー信号１６１はＡＮＤゲート７５の
出力に影響するのみならずスケーリングバッファー１２
の動作にも影響する。
つの出力がアナログ比較器７１で適合すれば、カラーキ
ー信号７１１はイネーブルされる。そうでなければカラ
ーキー信号７１１はディスエーブルされる。制御器は上
左隅の座標とビデオウインドウの高さ及び幅とをビデオ
ウインドウの４つの隅に対応するビデオ画素の位置に変
換する。ビデオウインドウレジスタ７９には上記ビデオ
ウインドウの４つの隅の位置を保持する為に用いられる
４つのレジスタがある。位置カウンタ７７では１つの水
平カウンタは水平ロック信号１４１によりトリガーさ
れ、他の垂直カウンタはコンピュータグラフィック出力
の垂直同期信号１１５によりトリガーされる。スケール
されたビデオの画素クロック１４３をカウンタすること
は現在の画素データの水平位置の概念を有する。水平ロ
ック信号をカウンタすることは現在の画素データの垂直
位置の概念を有する。これら２つのカウンタの出力はビ
デオ画素位置信号７７１を形成する。ビデオ画素位置信
号７７１がレジスタ７９内で決められた領域内にある場
合にはウインドウキー信号１６１はイネーブルされる。
それ以外ではそれはディスエーブルされる。イネーブル
されたウインドウキー信号１６１はＡＮＤゲート７５の
出力に影響するのみならずスケーリングバッファー１２
の動作にも影響する。
【００３８】ＡＮＤゲート７５はカラーキー信号７１１
とウインドウキー信号１６１の両方が共にアクティブの
時のみオーバーレイキー信号１６３をアクティブにす
る。本発明の配置は単一カラーキー方法又は単一ウイン
ドウキー方法の実施上の欠点を回避する。
とウインドウキー信号１６１の両方が共にアクティブの
時のみオーバーレイキー信号１６３をアクティブにす
る。本発明の配置は単一カラーキー方法又は単一ウイン
ドウキー方法の実施上の欠点を回避する。
【図１】本発明によるディスプレー制御装置の機能ブロ
ック図である。
ック図である。
【図２】図１の本発明のスケーリングバッファーの機能
ブロック図である。
ブロック図である。
【図３】図１の本発明のアドレス制御器の機能ブロック
図である。
図である。
【図４】図３のアドレス制御器内に示されたレジスタの
初期値が設定される過程を示す図である。
初期値が設定される過程を示す図である。
【図５】図３のアドレス制御器内に示されたレジスタの
値が本発明のビデオスケーリング動作中にどのように変
化するかを示す図である。
値が本発明のビデオスケーリング動作中にどのように変
化するかを示す図である。
【図６】図１の本発明のタイミング発生器の機能ブロッ
ク図である。
ク図である。
【図７】図１の本発明のオーバーレイ制御器の機能ブロ
ック図である。
ック図である。
１０ ビデオソース １１ コンピュータグラフィック出力 １２ スケーリングバッファー １３ 出力画像データ １４ タイミング発生器 １５ バス １６ オーバーレイ制御器 １７ マルチプレクサ １８ デジタル／アナログ変換器 ２０ ２ポートメモリー ２２ 入力アドレスポインタ ２４ 出力アドレスポインタ ２６ アドレス制御器 ３０ アドレスインクリメントレジスタ ３１ 制御レジスタ ３２ 比較器 ３３ 残存アキュムレーター ３４ 判断基準レジスタ ３５ 補足回路 ３６ 残存加数レジスタ ６１ プログラム可能な分周器 ６３ 位相検出器 ６５ ループフィルター ６７ 電圧制御発振器 ７０、７８ 制御器 ７１ アナログ比較器 ７３ ビデオウインドウ比較器 ７５ ＡＮＤゲート ７７ ビデオ画素位置カウンタ ７９ ビデオウインドウレジスタ １０１ ビデオデジタル画素データ １０３ ビデオ画素クロック １０５ ビデオ水平同期信号 １１１ コンピュータグラフィックアナログ画素データ １１３ コンピュータグラフィック水平同期信号 １１５ コンピュータグラフィック垂直同期信号 １２１ スケールされたビデオデジタル画素データ １４１ 水平ロック信号 １４３ スケールされたビデオ出力の画素クロック １６１ ウインドウキー信号 １６３ オーバーレイキー信号 １８１ ビデオアナログ画素データ ２２１ 入力アドレス ２４１ 出力アドレス ２６１ アドレスインクリメント ２６３ アドレス調節信号 ３１１ ノーマル信号 ３１２ スケールダウン信号 ３１３ スケールアップ信号 ６３１ 制御信号 ６５１ フィルターされた制御信号 ７１１ カラーキー信号 ７２１、７２２、７２３ デジタル／アナログ変換器 ７４１、７４２ アナログ加算器 ７７１ ビデオアナログ画素データ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/262 Ｈ０４Ｎ 5/262 (72)発明者 チャン，ジャック 台湾 シンチュ，サイエンス，ベイスト インダストリアル パーク，クリエイショ ン ロード サード，ナンバー ４ (72)発明者 シュー，ロン−フー 台湾 シンチュ，サイエンス，ベイスト インダストリアル パーク，クリエイショ ン ロード サード，ナンバー ４ (72)発明者 チュー，ウェン−アイ 台湾 シンチュ，サイエンス，ベイスト インダストリアル パーク，クリエイショ ン ロード サード，ナンバー ４
Claims (33)
- 【請求項１】スケール制御信号に応答し、スケール係数
値に対応する値を有するアドレスインクリメント信号を
発生する制御手段と；アドレスインクリメント信号とス
ケールされたビデオの画素クロックとに応答し、出力ア
ドレスを発生する出力アドレスポインタ手段と；ビデオ
デジタル画素データを記憶し、出力アドレスに応答し、
スケール係数値に対応するスケールされたビデオデジタ
ル画素データを発生するデュアルポートメモリーとから
なるＮ／Ｄのスケール係数値を有するスケールされたビ
デオを出力するビデオスケーリング装置。 - 【請求項２】 出力アドレスの発生は、スケールされた
係数値によりなされたアキュムレートされた切捨て誤差
が判断基準値より大きい場合毎にイネーブルされるアド
レス調整信号に更に応答する請求項１記載の装置。 - 【請求項３】 制御手段は：スケール制御信号を受ける
制御器バスに結合され、ノーマル、スケールダウン又は
スケールアップ信号を発生する制御レジスタと；制御器
バスに結合され、アドレスインクリメント信号を発生す
るアドレスインクリメントレジスタと；制御器バスに結
合され、判断基準値を記憶する判断基準レジスタと；制
御器バスに結合され、スケールダウン信号を受ける第一
の入力とアドレス調整信号を受ける第二の入力とを有す
る残存加数レジスタとからなる請求項２記載の装置。 - 【請求項４】 スケール係数の値がスケールダウンを示
すときにＤ／Ｎの商はアドレスインクリメントレジスタ
に記憶され、Ｄ／Ｎの余りは残存加数レジスタに記憶さ
れ、Ｎは判断基準レジスタに記憶される請求項３記載の
装置。 - 【請求項５】 スケール係数の値がスケールアップを示
すときにゼロがアドレスインクリメントレジスタに記憶
され、Ｎが残存加数レジスタに記憶され、Ｄが判断基準
レジスタに記憶される請求項３記載の装置。 - 【請求項６】 制御手段は：判断基準レジスタの出力に
結合された第一の入力と、アドレス調整信号を受けるよ
う適合された第二の入力と、スケールアップ信号を受け
る第三の入力とを有する補足回路と；補足回路の出力に
結合された第一の入力と残存加数レジスタの出力に結合
された第二の入力とを有し、アドレス調整信号及びスケ
ールされたビデオの画素クロックに応答しその値を出力
する残存アキュムレーターと；アドレス調整信号を発生
するよう判断基準レジスタの判断基準値を残存アキュム
レーターの値と比較し、ノーマル信号を受ける入力を有
する比較器と；を更に含む請求項３記載の装置。 - 【請求項７】 コンピュータグラフィック出力の水平同
期信号とスケールされたビデオの水平走査線の画素数と
に応答し、スケールされたビデオの画素クロックを発生
するタイミング発生器を更に含む請求項１記載の装置。 - 【請求項８】 コンピュータグラフィック出力の水平同
期信号とビデオ出力の水平走査線の画素数とを受けるよ
う適合され、ビデオ画素出力のクロックを発生するタイ
ミング発生器と；ビデオデジタル画素データを記憶し、
ビデオ画素出力のクロックに応答し、コンピュータグラ
フィック出力に同期してビデオ出力を発生するフレーム
バッファーと；からなるビデオ出力用ディスプレー制御
装置。 - 【請求項９】 タイミング発生器はビデオ画素出力のク
ロックを発生する位相ロックループであり、該タイミン
グ発生器は：画素数を受ける制御器バスに結合され、ビ
デオ画素出力のクロックを受ける入力と水平ロック信号
を発生する出力とを有するプログラム可能な分周器と；
水平同期信号と水平ロック信号との間の位相差を比較す
ることにより制御信号を発生する位相検出器と；制御信
号中のノイズをフィルター除去することによりフィルタ
ーされた制御信号を発生するループフィルターと；フィ
ルターされた制御信号に応答し、ビデオ画素出力のクロ
ックを発生する電圧制御発振器とからなる請求項８記載
のディスプレー制御装置。 - 【請求項１０】 フレームバッファーは：スケール制御
信号に応答し、受けたスケール係数値に対応する値を有
するアドレスインクリメント信号を発生する制御手段
と；アドレスインクリメント信号とビデオ画素出力のク
ロックとに応答し、出力アドレスを発生する出力アドレ
スポインタ手段と；ビデオデジタル画素データを記憶
し、出力アドレスに応答し、スケール係数値に対応する
ビデオ出力を発生するデュアルポートメモリーとからな
る請求項８記載のディスプレー制御装置。 - 【請求項１１】 出力アドレスの発生はスケール係数値
によりなされたアキュムレートされた切捨て誤差が判断
基準値より大きい場合毎にイネーブルされるアドレス調
整信号に更に応答する請求項１０記載の装置。 - 【請求項１２】 制御手段は：スケール制御信号を受け
る制御器バスに結合され、ノーマル、スケールダウン又
はスケールアップ信号を発生する制御レジスタと；制御
器バスに結合され、アドレスインクリメント信号を発生
するアドレスインクリメントレジスタと；制御器バスに
結合され、判断基準値を記憶する判断基準レジスタと；
制御器バスに結合され、スケールダウン信号を受ける第
一の入力とアドレス調整信号を受ける第二の入力とを有
する残存加数レジスタとからなる請求項１１記載の装
置。 - 【請求項１３】 スケール係数の値はスケールダウンを
示すときにＤ／Ｎの商はアドレスインクリメントレジス
タに記憶され、Ｄ／Ｎの余りは残存加数レジスタに記憶
され、Ｎは判断基準レジスタに記憶される請求項１２記
載の装置。 - 【請求項１４】 スケール係数の値はスケールアップを
示すときにゼロがアドレスインクリメントレジスタに記
憶され、Ｎが残存加数レジスタに記憶され、Ｄが判断基
準レジスタに記憶される請求項１２記載の装置。 - 【請求項１５】 制御手段は：判断基準レジスタの出力
に結合された第一の入力と、アドレス調整信号を受ける
よう適合された第二の入力と、スケールアップ信号を受
ける第三の入力を有する補足回路と；補足回路の出力に
結合された第一の入力と残存加数レジスタの出力に結合
された第二の入力とを有し、アドレス調整信号及びスケ
ールされたビデオの画素クロックに応答しその値を出力
する残存アキュムレーターと；アドレス調整信号を発生
するため判断基準レジスタの判断基準値を残存アキュム
レーターの値と比較し、ノーマル信号を受ける入力を有
する比較器と；を更に含む請求項１２記載の装置。 - 【請求項１６】 制御器バスに結合され、コンピュータ
グラフィック出力の第一のアナログ画素データを受け、
ビデオ出力の画素クロックと水平ロック信号と、コンピ
ュータグラフィック出力の垂直同期信号とに応答し、オ
ーバーレイキー信号を発生する画像オーバーレイ制御手
段と；コンピュータグラフィック出力の第一のアナログ
画素データとビデオ出力の第二のアナログ画素データと
を受けるよう適合され、オーバーレイキー信号に応答
し、第一及び第二のアナログ画素データを選択的に出力
するマルチプレクサとからなるビデオ出力をコンピュー
タグラフィック出力にオーバーレイするディスプレー制
御装置。 - 【請求項１７】 画像オーバーレイ制御手段は：カラー
キー信号を発生する第一の制御手段と；ウインドウキー
信号を発生する第二の制御手段と；カラーキー信号とウ
インドウキー信号とを受けるように適合され、オーバー
レイキー信号を発生するＡＮＤゲートとからなる請求項
１６記載のディスプレー制御装置。 - 【請求項１８】 第一の制御手段は：コンピュータグラ
フィック出力の第一のアナログ画素データをターゲット
カラーと比較し、カラーキー信号を発生するアナログ比
較器からなる請求項１７記載のディスプレー制御装置。 - 【請求項１９】 第二の制御手段は：第二のアナログ画
素データの位置を所定のビデオウインドウと比較し、ウ
インドウキーを発生するアナログ比較器からなる請求項
１７記載のディスプレー制御装置。 - 【請求項２０】 第二の制御手段は：ビデオ出力の画素
クロックと水平ロック信号とコンピュータグラフィック
出力の垂直同期信号とを受け、第二のアナログ画素デー
タの位置を発生する位置カウンタを更に含む請求項１９
記載のディスプレー制御装置。 - 【請求項２１】 コンピュータグラフィック出力の水平
同期信号とスケールされたビデオの水平走査線の画素数
とに応答し、ビデオ出力の画素クロックを発生するタイ
ミング発生器を更に含む請求項１６記載の装置。 - 【請求項２２】 タイミング発生器はビデオ出力の画素
クロックを発生する位相ロックループであり、該タイミ
ング発生器は：画素数を受ける制御器バスに結合され、
ビデオ出力の画素クロックを受ける入力と水平ロック信
号を発生する出力とを有するプログラム可能な分周器
と；水平同期信号と水平ロック信号との間の位相差を比
較することにより制御信号を発生する位相検出器と；制
御信号中のノイズをフィルター除去することによりフィ
ルターされた制御信号を発生するループフィルターと；
フィルターされた制御信号に応答し、ビデオ出力の画素
クロックを発生する電圧制御発振器とからなる請求項２
１記載のディスプレー制御装置。 - 【請求項２３】スケール制御信号に応答し、スケール係
数値に対応する値を有するアドレスインクリメント信号
を発生する制御手段と；アドレスインクリメント信号と
スケールされたビデオの画素クロックとに応答し、出力
アドレスを発生する出力アドレスポインタ手段と；ビデ
オデジタル画素データを記憶し、出力アドレスに応答
し、スケールされたビデオデジタル画素データを発生す
るデュアルポートメモリーと；スケールされたビデオデ
ジタル画素データをビデオアナログ画素データに変換す
るデジタル／アナログ変換器とからなるＮ／Ｄのスケー
ル係数値を有するスケールされたビデオを発生するディ
スプレー制御装置。 - 【請求項２４】 出力アドレスの発生はスケールされた
係数値によりなされたアキュムレートされた切捨て誤差
が判断基準値より大きい場合毎にイネーブルされるアド
レス調整信号に更に応答する請求項２３記載の装置。 - 【請求項２５】 制御手段は：スケール制御信号を受け
る制御器バスに結合され、ノーマル又はスケールダウン
又はスケールアップ信号を発生する制御レジスタと；制
御器バスに結合され、アドレスインクリメント信号を発
生するアドレスインクリメントレジスタと；制御器バス
に結合され、判断基準値を記憶する判断基準レジスタ
と；制御器バスに結合され、スケールダウン信号を受け
る第一の入力とアドレス調整信号を受ける第二の入力と
を有する残存加数レジスタとからなる請求項２４記載の
装置。 - 【請求項２６】 スケール係数の値はスケールダウンを
示すときにＤ／Ｎの商はアドレスインクリメントレジス
タに記憶され、Ｄ／Ｎの余りは残存加数レジスタに記憶
され、Ｎは判断基準レジスタに記憶される請求項２５記
載の装置。 - 【請求項２７】 スケール係数の値はスケールアップを
示すときにゼロがアドレスインクリメントレジスタに記
憶され、Ｎが残存加数レジスタに記憶され、Ｄが判断基
準レジスタに記憶される請求項２５記載の装置。 - 【請求項２８】 制御手段は：判断基準レジスタの出力
に結合された第一の入力と、アドレス調整信号を受ける
よう適合された第二の入力と、スケールアップ信号を受
ける第三の入力とを有する補足回路と；補足回路の出力
に結合された第一の入力と残存加数レジスタの出力に結
合された第二の入力とを有し、アドレス調整信号及びス
ケールされたビデオの画素クロックに応答しその値を出
力する残存アキュムレーターと；アドレス調整信号を発
生するよう判断基準レジスタの判断基準値を残存アキュ
ムレーターの値と比較し、ノーマル信号を受ける入力を
有する比較器と；を更に含む請求項２５記載の装置。 - 【請求項２９】 コンピュータグラフィック出力の水平
同期信号とスケールされたビデオの水平走査線の画素数
とに応答し、スケールされたビデオの画素クロックを発
生するタイミング発生器を更に含む請求項２３記載の装
置。 - 【請求項３０】 コンピュータグラフィック出力の水平
同期信号とスケールされたビデオ出力の水平走査線の画
素数とを受けるよう適合され、スケールされたビデオ出
力の画素クロックと水平ロック信号とを発生するタイミ
ング発生器と；ビデオデジタル画素データを記憶し、ス
ケールされたビデオ出力の画素クロックに応答し、スケ
ールされたビデオ出力を発生するスケーリングバッファ
ーと；制御器バスに結合され、コンピュータグラフィッ
ク出力のアナログ画素データを受け、スケールされたビ
デオ出力の画素クロックと、水平ロック信号と、コンピ
ュータグラフィック出力の垂直同期信号とに応答し、ス
ケールされたビデオ出力をコンピュータグラフィック出
力にオーバーレイするオーバーレイ制御手段と；からな
るスケール係数値Ｎ／Ｄを有し、コンピュータグラフィ
ック出力にオーバーレイされるスケールされたビデオ出
力を発生するディスプレー制御装置。 - 【請求項３１】 スケーリングバッファーは：スケール
制御信号に応答し、スケール係数値に対応する値を有す
るアドレスインクリメント信号を発生する制御手段と；
アドレスインクリメント信号とスケールされたビデオ出
力の画素クロックとに応答し、出力アドレスを発生する
出力アドレスポインタ手段と；ビデオデジタル画素デー
タを記憶し、出力アドレスに応答し、スケール係数値に
対応するスケールされたビデオ出力を発生するデュアル
ポートメモリーとからなる請求項３０記載のディスプレ
ー制御装置。 - 【請求項３２】 タイミング発生器は：画素数を受ける
制御器バスに結合され、スケールされたビデオ出力の画
素クロックを受ける入力と水平ロック信号を発生する出
力とを有するプログラム可能な分周器と；水平同期信号
と水平ロック信号との間の位相差を比較することにより
制御信号を発生する位相検出器と；制御信号中のノイズ
をフィルター除去することによりフィルターされた制御
信号を発生するループフィルターと；フィルターされた
制御信号に応答し、スケールされたビデオ出力の画素ク
ロックを発生する電圧制御発振器とからなる請求項３０
記載のディスプレー制御装置。 - 【請求項３３】 オーバーレイ制御手段は：コンピュー
タグラフィック出力のアナログ画素データをターゲット
カラーと比較することによりカラーキー信号を発生する
アナログ比較器を有する第一の制御手段と；ビデオウイ
ンドウ比較器と位置カウンタとを有し、ビデオウインド
ウ比較器はスケールされたビデオ出力のアナログ画素デ
ータの位置を所定のウインドウ領域と比較することによ
りウインドウキー信号を発生し、位置カウンタはスケー
ルされたビデオ出力の画素クロックと水平ロック信号と
コンピュータグラフィック出力の垂直同期信号とに応答
し、スケールされたビデオ出力のアナログ画素データの
位置を発生する第二の制御手段と；カラーキー信号とウ
インドウキー信号とを受けるように適合され、スケール
されたビデオ出力をコンピュータグラフィック出力にオ
ーバーレイするようオーバーレイキー信号を発生するＡ
ＮＤゲートとからなる請求項３０記載のディスプレー制
御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP95106717A EP0741379A1 (en) | 1995-05-04 | 1995-05-04 | Scaled video output overlaid onto a computer graphics output |
| US08/434,974 US5710573A (en) | 1995-05-04 | 1995-05-04 | Scaled video output overlaid onto a computer graphics output |
| JP7124089A JP2896103B2 (ja) | 1995-05-04 | 1995-05-23 | コンピュータグラフィック出力にオーバーレイされたスケールされたビデオ出力発生装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP95106717A EP0741379A1 (en) | 1995-05-04 | 1995-05-04 | Scaled video output overlaid onto a computer graphics output |
| US08/434,974 US5710573A (en) | 1995-05-04 | 1995-05-04 | Scaled video output overlaid onto a computer graphics output |
| JP7124089A JP2896103B2 (ja) | 1995-05-04 | 1995-05-23 | コンピュータグラフィック出力にオーバーレイされたスケールされたビデオ出力発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08314420A true JPH08314420A (ja) | 1996-11-29 |
| JP2896103B2 JP2896103B2 (ja) | 1999-05-31 |
Family
ID=27236524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7124089A Expired - Lifetime JP2896103B2 (ja) | 1995-05-04 | 1995-05-23 | コンピュータグラフィック出力にオーバーレイされたスケールされたビデオ出力発生装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5710573A (ja) |
| EP (1) | EP0741379A1 (ja) |
| JP (1) | JP2896103B2 (ja) |
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