JPH04192175A - 画面表示装置 - Google Patents
画面表示装置Info
- Publication number
- JPH04192175A JPH04192175A JP2324210A JP32421090A JPH04192175A JP H04192175 A JPH04192175 A JP H04192175A JP 2324210 A JP2324210 A JP 2324210A JP 32421090 A JP32421090 A JP 32421090A JP H04192175 A JPH04192175 A JP H04192175A
- Authority
- JP
- Japan
- Prior art keywords
- input
- line
- initial value
- circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、画面表示装置に関し、特に文字ＲＯＭの開
発を容易に行うことを目的とするものである。
発を容易に行うことを目的とするものである。
第４図、及び第５図は、従来の一般的なＣＲＴｋ Ａ
ＩＶｉを示す楕成図である。
ＩＶｉを示す楕成図である。
第４図において、（１ａ）〜（１ｅ）は記憶素子、（２
ａ）〜（２ｅ）はスイッチトランジスタ、（３ａ）〜（
３ｃ、Ｄｉビットライン、（３ａ）〜（３ｃ）はビット
ライン、（４ａ）（４ｅ）１エワードライン、（５ｂ）
！！アドレスデコーダ、（６）はアドレスバス、（７
）１！ビツトイネ一ブル信号ライン、（３）はプリチャ
ージ信号ライン、（９）はプリチャージトランジスタで
ある。
ａ）〜（２ｅ）はスイッチトランジスタ、（３ａ）〜（
３ｃ、Ｄｉビットライン、（３ａ）〜（３ｃ）はビット
ライン、（４ａ）（４ｅ）１エワードライン、（５ｂ）
！！アドレスデコーダ、（６）はアドレスバス、（７
）１！ビツトイネ一ブル信号ライン、（３）はプリチャ
ージ信号ライン、（９）はプリチャージトランジスタで
ある。
第５図において、（４ａ）〜（４ｅ） ＋！クワ−ライ
ン、（５ｂ）はアドレスデコーダ、（６）はアドレスバ
ス、（７）（；ヒツトイネーブル信号ライン、（１５ａ
） 〜（１５ｅ）はＡＮＤ回路である。
ン、（５ｂ）はアドレスデコーダ、（６）はアドレスバ
ス、（７）（；ヒツトイネーブル信号ライン、（１５ａ
） 〜（１５ｅ）はＡＮＤ回路である。
次に動作について、第６図に示す記憶装置のタイミング
図を用いて説明する。動作の種類としては、読み出しく
リード）、書き込み（ライト）及び定常状態がある。
図を用いて説明する。動作の種類としては、読み出しく
リード）、書き込み（ライト）及び定常状態がある。
まず、定常状態（第６図（Ｃ）については、ヒツトイネ
ーブル信号ライン（７）１こ第２の電源レベル（以下パ
Ｌ”と記す）を入力し、ＡＮＤ回路（１６ａ）〜（１６
ｅ）の出力は全て”Ｌ”となり、ワードライン（４ａ）
〜（４ｅ）によりＩｔ Ｌ Ｉｔが伝達に接続されたス
イッチトランジスタ（２ａ）〜（２ｅ）は、非導通とな
る。従って、全ての記憶素子（１ａ）〜（ｘｅ） ＋ｘ
ビットライン（３ａ）及びビットライン（３ａ）に対し
て非導通となり記憶が保持に接続されることとなる。
ーブル信号ライン（７）１こ第２の電源レベル（以下パ
Ｌ”と記す）を入力し、ＡＮＤ回路（１６ａ）〜（１６
ｅ）の出力は全て”Ｌ”となり、ワードライン（４ａ）
〜（４ｅ）によりＩｔ Ｌ Ｉｔが伝達に接続されたス
イッチトランジスタ（２ａ）〜（２ｅ）は、非導通とな
る。従って、全ての記憶素子（１ａ）〜（ｘｅ） ＋ｘ
ビットライン（３ａ）及びビットライン（３ａ）に対し
て非導通となり記憶が保持に接続されることとなる。
なお、この時のプリチャージ信号ライン（８月＝第１の
電源レベル（以下″Ｈ”と記す）である。
電源レベル（以下″Ｈ”と記す）である。
次に書き込み動作（第６図（ａ））について説明する。
まずプリチャージ信号ライン（８）は“Ｈ”にする。ビ
ットライン（３ａ）及びビットライン面に瞥き込むデー
タをセットする。この時ビットライン（３ａ）のデータ
とビットライン（３ａ）のデータは、論理的に反転した
データをセットする。こｎと同時に、アドレスバス（６
）にアドレスコータをセットする。次にビットイネーブ
ル信号ライン（７）に”Ｈ”を入力する。アドレスデコ
ーダ（５ｂ）かアドレスバス（６）のアドレスコータを
デコードし、ワードライン（４ａ）〜（４ｅ）のどれか
１つを選択する。ここでは、（４Ｃ）が選択されたとす
ると、ワードライン（４Ｃ）はＨ”となり、スイッチト
ランジスタ（２Ｃ）は２つともオン状態となる。従って
記憶素子（ＩＣ）かビットライン（３ａ）及びビットラ
イン（３ａ）と接続さ口、外部よりセットしたデータが
記憶素子（ｌｃ）に書き込ま口ることとなる。書き込み
が完了すわば、ビットイネーブル信号ライン（７）にＬ
”を入力し、ワードライン（４Ｃ）は”Ｌ″となり、ス
イッチトランジスタ（２Ｃ）がオフして、記憶データを
保持する定常状態となる。
ットライン（３ａ）及びビットライン面に瞥き込むデー
タをセットする。この時ビットライン（３ａ）のデータ
とビットライン（３ａ）のデータは、論理的に反転した
データをセットする。こｎと同時に、アドレスバス（６
）にアドレスコータをセットする。次にビットイネーブ
ル信号ライン（７）に”Ｈ”を入力する。アドレスデコ
ーダ（５ｂ）かアドレスバス（６）のアドレスコータを
デコードし、ワードライン（４ａ）〜（４ｅ）のどれか
１つを選択する。ここでは、（４Ｃ）が選択されたとす
ると、ワードライン（４Ｃ）はＨ”となり、スイッチト
ランジスタ（２Ｃ）は２つともオン状態となる。従って
記憶素子（ＩＣ）かビットライン（３ａ）及びビットラ
イン（３ａ）と接続さ口、外部よりセットしたデータが
記憶素子（ｌｃ）に書き込ま口ることとなる。書き込み
が完了すわば、ビットイネーブル信号ライン（７）にＬ
”を入力し、ワードライン（４Ｃ）は”Ｌ″となり、ス
イッチトランジスタ（２Ｃ）がオフして、記憶データを
保持する定常状態となる。
次に、読み出し動作（第６図の））について説明する。
まずプリチャージ信号ライン（８）にＬ″を入力し、プ
リチャージトランジスタ（９Ｊをオン状態にすることで
ビットライン（３ａ） 、 ビットライン（３ａ）が
プリチャージに接続される。次にプリチャージ信号ライ
ン（８）に１１ｈ”を入力しプリチャージか終了する。
リチャージトランジスタ（９Ｊをオン状態にすることで
ビットライン（３ａ） 、 ビットライン（３ａ）が
プリチャージに接続される。次にプリチャージ信号ライ
ン（８）に１１ｈ”を入力しプリチャージか終了する。
続いて、読み出すデータを持つ記憶素子（１ａ）〜（１
ｅ）を選択するために、書き込み時と同様に、アドレス
バス（６）にアドレスコータを、またビットイネーブル
信号ライン（７）にＨ”を入力する。ここではワードラ
イン（４ｂ）が選択に接続されたとすると、書き込み時
と同様にスイッチトランジスタ（２ｂ）がオンして、記
憶素子（ｌｂ）のデータがビットライン（３ａ）及びビ
ットライン（３ａ）に出力される。この時ビットライン
（３ａ）のデータとビットライン（３ａ）のデータは、
論理的に反転したデータが出力する。
ｅ）を選択するために、書き込み時と同様に、アドレス
バス（６）にアドレスコータを、またビットイネーブル
信号ライン（７）にＨ”を入力する。ここではワードラ
イン（４ｂ）が選択に接続されたとすると、書き込み時
と同様にスイッチトランジスタ（２ｂ）がオンして、記
憶素子（ｌｂ）のデータがビットライン（３ａ）及びビ
ットライン（３ａ）に出力される。この時ビットライン
（３ａ）のデータとビットライン（３ａ）のデータは、
論理的に反転したデータが出力する。
そしてデータの読み出しが完了すｎば、書き込みと同様
、定常状態に戻す。
、定常状態に戻す。
なお、以下では、ビットライン（３ａ）及びビットライ
ン（３ａ）に接続された記憶ブロックについて説明した
が、他のブロック、例えばビットライン（メ）及びビッ
トライン（３ｂ）についても同様に動作するものである
。
ン（３ａ）に接続された記憶ブロックについて説明した
が、他のブロック、例えばビットライン（メ）及びビッ
トライン（３ｂ）についても同様に動作するものである
。
従来の＃ｉＪ面表示装置は、ＣＲＴ’ＲＡＭか以上のよ
うに構成されているので、画面表示を行う場合は、各Ｃ
ＲＴＲＡ Ｍを逐次アクセスし・データの誉き込み動作
を行わねばならず制御か複雑になり、ソフトウェアの負
荷も大きく、また高速動作が困難であった。
うに構成されているので、画面表示を行う場合は、各Ｃ
ＲＴＲＡ Ｍを逐次アクセスし・データの誉き込み動作
を行わねばならず制御か複雑になり、ソフトウェアの負
荷も大きく、また高速動作が困難であった。
この発ＦＪＡは上記のような問題点を解消するために、
７さＣたもので、１回のＣＲＴＲＡＭ初期化信号で全部
または特定領域のＣＲＴＲＡＭのデータを一斉に初期値
とすることができるＣＲＴＲＡ？Ｖムを備えた画ｌ］ｉ
１表示装置を得ることを目的とする。
７さＣたもので、１回のＣＲＴＲＡＭ初期化信号で全部
または特定領域のＣＲＴＲＡＭのデータを一斉に初期値
とすることができるＣＲＴＲＡ？Ｖムを備えた画ｌ］ｉ
１表示装置を得ることを目的とする。
この発明に係わる画面表示装置は、にＲＴＲＡＭが、Ｃ
ＲＴＲＡＭ初期化信号によりあらがじめ設定さ口ている
初期値を各記憶素子に入力する初期値設定用回路を設け
たものである。
ＲＴＲＡＭ初期化信号によりあらがじめ設定さ口ている
初期値を各記憶素子に入力する初期値設定用回路を設け
たものである。
この発明において、ＣＲＴＲＡＭ初期化信号により、各
記憶素子に初期値が設定さＣるので、１回のＣＲＴＲＡ
Ｍ初期化信号により各記憶素子のデータを一斉に初期化
することができる。
記憶素子に初期値が設定さＣるので、１回のＣＲＴＲＡ
Ｍ初期化信号により各記憶素子のデータを一斉に初期化
することができる。
以下、この発明の実施例を図について説明する。
第１図及び第２図はこの発明の一実施伝による記憶装置
を示すものである。第１図において（１ａ）〜（ｌｅ）
は記憶素子、（２ａ）〜（２ｅ）はスイッチトランジス
タ、（３ａ） 〜（３Ｃ） Ｇ工ヒ゛ットライン、（３
ａン〜（３Ｃ）はビットライン、（４ａ）〜（４ｅ）は
ワードライン、（５ａ〕ｌニアドレスデコーダ、（６）
はアドレスバス、（７）はビットイネーブル信号ライン
、（８）ｉ、Ｘプリチャージ信号ライン、（９）はプリ
チャージトランジスタ、ＯＵはＣＲＴＲＡＭ初期化信号
ライン、（ｔｘａ） 〜（１ｔｅ） ＋、ｔビットライ
ン・ビットライン分離トランジスタ、（ｔ２ａ）は初期
１１ｆ”Ｌ”入力ライン、（１２ｂ） ＋、Ｓ初期値”
ｈ”入力ライン、（ｔａａ）、（１３ｂ）は初期値入力
用トランジスタ、０４Ｎ、ＩＣインバータ回路、第２図
において、（４ａ）〜□ｅ） ＋１ワードライン、
（Ｓａ）はアドレスデコーダ、（６）ｌニアドレスバス
、（７）はビットイネーブル信号ライン、（１５ａン〜
（１５ｅ） ｉｔ Ａ Ｎ Ｄ回路、（１６ａ） 〜（
１６ｄ） ｋＸ第ｘのＮＡＮＤＡＮＤ回路７ａ） 〜（
１７ｄ） Ｇ！第２のＮＡＮＤＡＮＤ回路。
を示すものである。第１図において（１ａ）〜（ｌｅ）
は記憶素子、（２ａ）〜（２ｅ）はスイッチトランジス
タ、（３ａ） 〜（３Ｃ） Ｇ工ヒ゛ットライン、（３
ａン〜（３Ｃ）はビットライン、（４ａ）〜（４ｅ）は
ワードライン、（５ａ〕ｌニアドレスデコーダ、（６）
はアドレスバス、（７）はビットイネーブル信号ライン
、（８）ｉ、Ｘプリチャージ信号ライン、（９）はプリ
チャージトランジスタ、ＯＵはＣＲＴＲＡＭ初期化信号
ライン、（ｔｘａ） 〜（１ｔｅ） ＋、ｔビットライ
ン・ビットライン分離トランジスタ、（ｔ２ａ）は初期
１１ｆ”Ｌ”入力ライン、（１２ｂ） ＋、Ｓ初期値”
ｈ”入力ライン、（ｔａａ）、（１３ｂ）は初期値入力
用トランジスタ、０４Ｎ、ＩＣインバータ回路、第２図
において、（４ａ）〜□ｅ） ＋１ワードライン、
（Ｓａ）はアドレスデコーダ、（６）ｌニアドレスバス
、（７）はビットイネーブル信号ライン、（１５ａン〜
（１５ｅ） ｉｔ Ａ Ｎ Ｄ回路、（１６ａ） 〜（
１６ｄ） ｋＸ第ｘのＮＡＮＤＡＮＤ回路７ａ） 〜（
１７ｄ） Ｇ！第２のＮＡＮＤＡＮＤ回路。
次に動作について説明する。動作の種類としては、読み
出しくリード）、書き込み（ライト）、ＣＲＴＲＡＭ初
期化及び定常状態がある。
出しくリード）、書き込み（ライト）、ＣＲＴＲＡＭ初
期化及び定常状態がある。
まずＣＲＴＲＡＭ初期化動作について第３図に示すタイ
ミング図を用いて説明する。プリチャージ信号ライン（
８月こはＨ”を入力し、ビットイネーブル信号ライン（
７）にはＨ”を入力し、ＣＲＴＲＡＭ初期化命令である
ｔｔ Ｌ”がＣＲＴＲＡＭ初期化信号ラインＯ（うに外
部から与えられる。この時、アドレスデコーダ（５ａ）
中の第１のＮＡＮＬ）回路（１６ａ）〜（１６ｄ）の出
力がすべてＨ′となり、又第２（７）ＮＡＮＤＡＮＤ回
路ａ） 〜（１７ｄ）の出力もすべてｔｔ Ｈ”となり
、こｎを入力にもつＡＮＤ回路（１５ａ） 〜（１５ｅ
）の出力であるワードライン（４ａ）〜（４ｅ）の全て
が６Ｈ”となる。またプリセット信号ラインαｑのＩ（
Ｌ”状態が全てのビットライン・ビットライン分離トラ
ンジスタ（ｌｌａ）〜（１１ｅ）がオフ状態となり、全
ての記憶素子（Ｘａ）〜（１ｅ）がビットライン（３ａ
）及びビットライン（３ａ）と非導通状態になり、全て
の記憶素子（１ａ）〜（１ｅ）は初期値”Ｌ”入力ライ
ン（１２ａ）もしくＩ工初期値″′Ｈ”入力ライン（１
２ｂ）と接続状態となる。こ口と同時にこのＣＲ，ＴＲ
ＡＭａ期化信号ラインＧうのＬ”状態が初期値″“Ｌ”
入力用トランジスタ（１＆ｉＬ）及び初期値１１ Ｈ”
入力用トランジスタ（１３ｂ）をオン状態にして初期値
“Ｌ”入力ライン（１２ａ） １．Ｘ ” Ｌ”に、初
期＠“Ｈ”入力ライン（ｘ２ｂａ）はｈ″に固定される
。従って記憶素子（ｌａ） ％ （ＩＣ）、（ｌｅ）
ｆｃ ｌ！“Ｌ″か書き込まれ、記憶素子（１ｂ）、（
１ｄ）、にはＨ″が書き込まｎる。その後ＣｋＴＲＡｋ
初期化信号ラインαＯを′Ｈ”にし、ＣＲＴＲＡＭ初期
化動作か終了する。
ミング図を用いて説明する。プリチャージ信号ライン（
８月こはＨ”を入力し、ビットイネーブル信号ライン（
７）にはＨ”を入力し、ＣＲＴＲＡＭ初期化命令である
ｔｔ Ｌ”がＣＲＴＲＡＭ初期化信号ラインＯ（うに外
部から与えられる。この時、アドレスデコーダ（５ａ）
中の第１のＮＡＮＬ）回路（１６ａ）〜（１６ｄ）の出
力がすべてＨ′となり、又第２（７）ＮＡＮＤＡＮＤ回
路ａ） 〜（１７ｄ）の出力もすべてｔｔ Ｈ”となり
、こｎを入力にもつＡＮＤ回路（１５ａ） 〜（１５ｅ
）の出力であるワードライン（４ａ）〜（４ｅ）の全て
が６Ｈ”となる。またプリセット信号ラインαｑのＩ（
Ｌ”状態が全てのビットライン・ビットライン分離トラ
ンジスタ（ｌｌａ）〜（１１ｅ）がオフ状態となり、全
ての記憶素子（Ｘａ）〜（１ｅ）がビットライン（３ａ
）及びビットライン（３ａ）と非導通状態になり、全て
の記憶素子（１ａ）〜（１ｅ）は初期値”Ｌ”入力ライ
ン（１２ａ）もしくＩ工初期値″′Ｈ”入力ライン（１
２ｂ）と接続状態となる。こ口と同時にこのＣＲ，ＴＲ
ＡＭａ期化信号ラインＧうのＬ”状態が初期値″“Ｌ”
入力用トランジスタ（１＆ｉＬ）及び初期値１１ Ｈ”
入力用トランジスタ（１３ｂ）をオン状態にして初期値
“Ｌ”入力ライン（１２ａ） １．Ｘ ” Ｌ”に、初
期＠“Ｈ”入力ライン（ｘ２ｂａ）はｈ″に固定される
。従って記憶素子（ｌａ） ％ （ＩＣ）、（ｌｅ）
ｆｃ ｌ！“Ｌ″か書き込まれ、記憶素子（１ｂ）、（
１ｄ）、にはＨ″が書き込まｎる。その後ＣｋＴＲＡｋ
初期化信号ラインαＯを′Ｈ”にし、ＣＲＴＲＡＭ初期
化動作か終了する。
ついで読み出し、書き込み、定常状態の時の動作につい
て説明する。ＣＲＴＲＡＭ初期化以外の時は、ＣＲＴＲ
ＡＭ初期化信号ラインカｔう″Ｍ ”であるため初期値
６Ｌ”入力用トランジスタ（１３ａ）及び初期！″Ｈ″
Ｈ″トランジスタ（１３ｂ）をオフ状態なり、全てのビ
ットライン・ビットライン分離トランジスタ（ｌｌａ）
〜（ｎｅ）力ｆオン状態となるため、全ての記憶素子（
１ａ）〜（１ｅ）力ｔビットライン（３ａ）及びビット
ライン（３ａ）と接続状態となる。またアドレスデコー
ダ（５ａ）中の第１（７）ＮＡＮＤ回路（１６ａ）〜（
１ｓｄ）と第２（７）ＮＡＮＤ回路（１７ａ）〜（１７
ｄ）は、Ｔべてインバータ回路として働くため、ＣＲＴ
ＲＡＭ初期化用の各回路力！動作しないこととなり、従
来例と同様に動作することとなる。
て説明する。ＣＲＴＲＡＭ初期化以外の時は、ＣＲＴＲ
ＡＭ初期化信号ラインカｔう″Ｍ ”であるため初期値
６Ｌ”入力用トランジスタ（１３ａ）及び初期！″Ｈ″
Ｈ″トランジスタ（１３ｂ）をオフ状態なり、全てのビ
ットライン・ビットライン分離トランジスタ（ｌｌａ）
〜（ｎｅ）力ｆオン状態となるため、全ての記憶素子（
１ａ）〜（１ｅ）力ｔビットライン（３ａ）及びビット
ライン（３ａ）と接続状態となる。またアドレスデコー
ダ（５ａ）中の第１（７）ＮＡＮＤ回路（１６ａ）〜（
１ｓｄ）と第２（７）ＮＡＮＤ回路（１７ａ）〜（１７
ｄ）は、Ｔべてインバータ回路として働くため、ＣＲＴ
ＲＡＭ初期化用の各回路力！動作しないこととなり、従
来例と同様に動作することとなる。
なお、以下では、ビットライン（３ａ）及びビットライ
ン（３ａ）に接続に接続された記憶ブロックについて説
明したが、他のブロック、例えばビットライン（３ｂ）
ビットライン（３ｂ）についても同様に動作するもので
ある。
ン（３ａ）に接続に接続された記憶ブロックについて説
明したが、他のブロック、例えばビットライン（３ｂ）
ビットライン（３ｂ）についても同様に動作するもので
ある。
以上のように、この発明の画面表示装置によｎば、ＣＲ
ＴＲＡＭ初期化信号の入力により、ＣＲＴＲＡＭを一斉
に初期化でき、初期値に文字特有の文字コードを設定し
ておけばきわめて簡単なプログラムで文字ＲＯＭの開発
ができる。また、ソフトウェアの負荷の軽減、１作の高
速化を図ることができる効果がある。
ＴＲＡＭ初期化信号の入力により、ＣＲＴＲＡＭを一斉
に初期化でき、初期値に文字特有の文字コードを設定し
ておけばきわめて簡単なプログラムで文字ＲＯＭの開発
ができる。また、ソフトウェアの負荷の軽減、１作の高
速化を図ることができる効果がある。
第１図番工この発明の一実施例による（、ＲＴ ＲＡＭ
を示す構成図、第２図はこの発明の一実施例によるＣＲ
ＴＲＡＭ中のアドレスデコーダを示す構成図、第３図は
この発明の一実施例のＣＲＴＲＡＭ初期化動作を示すタ
イミング図、第４図は従来のＣＲＴＲＡＭを示す構成図
、第５図は従来例のＣＲＴＲＡＭ中のアドレスデコーダ
を示す構成図、第６図（ａ）、（ｂ）及び（Ｃ）は従来
例の書き込み、読み出し、及び定常状態の動作を示すタ
イミング図、第７図は従来の画面表示装置の一実施例を
示すブロック図である。 図において、（１ａ）〜（１ｅ）は記憶素子、（２ａ）
〜（２ｅ）昏エスイッチトランジスタ、（３ａ）〜（３
Ｃ） ＥＸビットライン、（ａａ） 〜（３Ｃンはビッ
トライン、（４ａ） 〜（＋ｅ）、 ＋エワードライン
、（５ａ）と（ｓｂ） ｋｇアドレスデコーダ、（６）
はアドレスバス、（７）はビットイネーブル信号ライン
、（８）はプリチャージ信号ライン、（９）ｌ！プリチ
ャージトランジスタ、ａＯ＋ｘ ＣＲＴＲＡ Ｍ初期化
信号ライン、 （ｌｌａ）〜（ｌｘｅ）はビットライ
ン・ビットライン分離トランジスタ、（１２ａｌは初期
値”Ｌ”入力ライン、（１２ｂ）は初期値″Ｈ”入力ラ
イン、（１３ａ）、（１３ｂ）は初期値入力用トランジ
スタ、（１４１はインバータ回路、（１５ａ） 〜（１
５ｅ） Ｇｊ Ａ Ｎ Ｄ回路、（１６ａ） 〜（１６
ｄ）は第１（７）ＮＡＮＤ回路、（ｌｙａ） 〜（１７
ｄ） ハ第２ （７） ＮＡＮＤ回路、（ト）はＣＲＴ
ＲＡＭ中四は文字ＲＯＭ、（ト）はシフトレジスタ、な
りはデータバスである。 なお、図中、同一符号は同一、又は相当部分を示す。
を示す構成図、第２図はこの発明の一実施例によるＣＲ
ＴＲＡＭ中のアドレスデコーダを示す構成図、第３図は
この発明の一実施例のＣＲＴＲＡＭ初期化動作を示すタ
イミング図、第４図は従来のＣＲＴＲＡＭを示す構成図
、第５図は従来例のＣＲＴＲＡＭ中のアドレスデコーダ
を示す構成図、第６図（ａ）、（ｂ）及び（Ｃ）は従来
例の書き込み、読み出し、及び定常状態の動作を示すタ
イミング図、第７図は従来の画面表示装置の一実施例を
示すブロック図である。 図において、（１ａ）〜（１ｅ）は記憶素子、（２ａ）
〜（２ｅ）昏エスイッチトランジスタ、（３ａ）〜（３
Ｃ） ＥＸビットライン、（ａａ） 〜（３Ｃンはビッ
トライン、（４ａ） 〜（＋ｅ）、 ＋エワードライン
、（５ａ）と（ｓｂ） ｋｇアドレスデコーダ、（６）
はアドレスバス、（７）はビットイネーブル信号ライン
、（８）はプリチャージ信号ライン、（９）ｌ！プリチ
ャージトランジスタ、ａＯ＋ｘ ＣＲＴＲＡ Ｍ初期化
信号ライン、 （ｌｌａ）〜（ｌｘｅ）はビットライ
ン・ビットライン分離トランジスタ、（１２ａｌは初期
値”Ｌ”入力ライン、（１２ｂ）は初期値″Ｈ”入力ラ
イン、（１３ａ）、（１３ｂ）は初期値入力用トランジ
スタ、（１４１はインバータ回路、（１５ａ） 〜（１
５ｅ） Ｇｊ Ａ Ｎ Ｄ回路、（１６ａ） 〜（１６
ｄ）は第１（７）ＮＡＮＤ回路、（ｌｙａ） 〜（１７
ｄ） ハ第２ （７） ＮＡＮＤ回路、（ト）はＣＲＴ
ＲＡＭ中四は文字ＲＯＭ、（ト）はシフトレジスタ、な
りはデータバスである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- １行がｌ行で構成され、ｍ行の表示が可能で、表示可能
な文字種類がｎの画面表示回路において表示順序に対応
するＣＲＴＲＡＭがデータの書き込みあるいは読み出し
可能な２個のインバータ回路を有し、第１のインバータ
回路の出力が第２のインバータ回路の入力に、接続され
、第１のインバータ回路の入力が第２のインバータ回路
の出力に接続されて構成され複数のビットライン対と、
各ビットライン対に複数個設けられ、それぞれがビット
ライン対の２本のビットライン及びビットラインとビッ
トライン・ビットライン分離トランジスタ、初期値“Ｌ
”入力ライン、初期値“Ｈ”入力ライン及びスイッチト
ランジスタを介して接続された記憶素子と、複数の該ス
イッチトランジスタを、オン・オフ制御する複数のワー
ドラインと、各該ワードラインを出力に持つアドレスデ
コーダと、該アドレスデコーダの入力のアドレスバスと
、各ビットライン対をそれぞれプリチャージするプリチ
ャージ回路及び各ビットライン・■ライン分離トランジ
スタ、スイッチトランジスタ間に設けられ、ＣＲＴＲＡ
Ｍ初期化信号を受けて上記記憶素子に初期値を与える初
期値“Ｌ”入力ライン、初期値“Ｈ”入力ライン、上記
初期像“Ｌ”入力ライン、初期値“Ｈ”入力ラインに接
続され上記スイッチトランジスタを介して接続している
全上記記憶素子のデータを同時に書換え可能な駆動能力
を有し、ＣＲＴＲＡＭ初期化信号を受けて導通し上記初
期値“Ｌ”入力ラインと低電源との間に接続される第１
の固定用トランジスタ、初期値“Ｈ”入力ラインと高電
源との間に接続される第２の固定用トランジスタからな
る初期値固定手段と、ＣＲＴＲＴＡＭ初期化信号を受け
て、全ての上記ワードラインを通して全ての上記スイッ
チトランジスタを導通させるために、上記ＣＲＴＲＡＭ
初期化信号を一方の入力とし、上記各アドレスバスを他
方の入力とする第１のＮＡＮＤ回路複数個と、上記ＣＲ
ＴＲＡＭ初期化信号を一方の入力とし、上記各第１のＮ
ＡＮＤ回路の出力を他方の入力とする第２のＮＡＮＤ回
路複数個と、ビットイネーブル信号ラインを１つの入力
とし、上記第１のＮＡＮＤ回路と上記第２のＮＡＮＤ回
路の２つのＮＡＮＤ回路を１つのＮＡＮＤ回路対とし、
複数のＮＡＮＤ回路対の出力の少なくとも一方を入力に
持ち、その入力は全て違った組合せとなるＡＮＤ回路複
数個とで構成されるワードライン制御手段を備えたアド
レスコータにより構成されている初期値設定回路を備え
ていることを特徴とする画面表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324210A JPH04192175A (ja) | 1990-11-26 | 1990-11-26 | 画面表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324210A JPH04192175A (ja) | 1990-11-26 | 1990-11-26 | 画面表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192175A true JPH04192175A (ja) | 1992-07-10 |
Family
ID=18163276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2324210A Pending JPH04192175A (ja) | 1990-11-26 | 1990-11-26 | 画面表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192175A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0660641A (ja) * | 1992-08-12 | 1994-03-04 | Mitsubishi Electric Corp | 半導体メモリ |
| JP2009543270A (ja) | 2006-07-07 | 2009-12-03 | エス． アクア セミコンダクター， エルエルシー | 選択的なプリチャージを有するメモリ |
-
1990
- 1990-11-26 JP JP2324210A patent/JPH04192175A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0660641A (ja) * | 1992-08-12 | 1994-03-04 | Mitsubishi Electric Corp | 半導体メモリ |
| JP2009543270A (ja) | 2006-07-07 | 2009-12-03 | エス． アクア セミコンダクター， エルエルシー | 選択的なプリチャージを有するメモリ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4128234B2 (ja) | メモリ素子、処理システム、メモリ素子を制御する方法およびダイナミックランダムアクセスメモリを操作する方法 | |
| KR900007226B1 (ko) | 반도체 메모리 장치 | |
| JPS5826055B2 (ja) | 並列アクセス記憶装置 | |
| EP0771008B1 (en) | A multiple-bank memory architecture and systems and methods using the same | |
| US5424995A (en) | Static random access memory allowing reading angle rotation | |
| JPH05274862A (ja) | 半導体メモリ装置 | |
| JPS62287499A (ja) | 半導体メモリ装置 | |
| JPH04192175A (ja) | 画面表示装置 | |
| JPH1011969A (ja) | 半導体記憶装置 | |
| JP2968636B2 (ja) | マイクロコンピュータ | |
| JPS60119685A (ja) | メモリプリチヤ−ジ回路 | |
| JPS5945567A (ja) | メモリ書き込み制御回路 | |
| JPS63129438A (ja) | メモリ制御装置 | |
| JPS5938997A (ja) | 記憶装置 | |
| JP2778269B2 (ja) | 半導体メモリ装置 | |
| KR920005294B1 (ko) | 듀얼포트 메모리 소자의 칩인에이블신호 제어회로 | |
| JPH0227677B2 (ja) | ||
| JPS63200390A (ja) | 半導体メモリ | |
| JPH01245350A (ja) | ウエイト挿入方式 | |
| JPS6175388A (ja) | 表示処理装置 | |
| JPS63121889A (ja) | ビツトマツプ式表示装置 | |
| JPS62229347A (ja) | 記憶回路アクセス装置 | |
| JPS63144490A (ja) | 半導体記憶装置 | |
| JPH06231580A (ja) | 半導体メモリ回路 | |
| JPS61219990A (ja) | 表示制御装置 |