JPS63200390A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、メモリ読み出し時に現われるハザードを解
消した半導体メモリに関する。

一般に、半導体メモリは、多数のメモリセルと、それを
指定するアドレスデコーダ、読み出されたデータを出力
する出力回路等の周辺回路から構成されている。このよ
うな半導体メモリから、メモリセルに記憶された内容を
読み出すために、アドレスデータを入力し、アドレス指
定を行ない、メモリセルを選択する必要がある。この時
アドレスデータが変化した際に、過渡的に正しくないデ
ータを出力してしまう現象、すなわち、ハザードが起こ
る場合がある。

具体的には、デコーダによって選択されたメモリセルの
データはｒｌＪ、ｒＯＪをセンスアンプで判別し、それ
に出力回路で外部へ出力している。

しかしながら、このような回路では、一般に、メモリセ
ルの接続される列線の電位をｒｌＪ　　ｒＯＪに判断し
てメモリセルの記憶情報としてそのまま出力している。

そのため、デコーダの出力の変化時に、どのメモリセル
も指定されない状態、あるいは、２つ以上のメモリセル
を同時に選択してしまうような場合が発生する。この時
、列線の電位は不安定となり、第１図Ａ−Ｄに示すよう
に、一度違ったデータを出力する場合がある。すなわち
、同図ＡおよびＢに示すように、「１」レベルからｒＯ
Ｊレベルに移る場合、逆に「０」レベルから「１」レベ
ルに移る還移状態で、瞬間的に一度異なったデータを発
生する場合がある。また、同図ＣおよびＤに示すように
、「１」から「１」または「０」から「０」というよう
に、同じ論理レベルのデータを出力する場合にも、一度
異なったデータを瞬間的に発生する場合がある。また、
基板電位や不安定になった場合も、このようなハザード
が発生する場合がある。

この発明は、上記のような事情に鑑みなされたもので、
メモリ出力のハザードを解消し、メモリの出力回路に接
続される外部回路の誤動作を確実に防止することができ
るようにした半導体メモリを提供することを目的とする
。

以下、図面を参照してこの発明の一実施例を説明する。

第２図はその概略的な構成を示したものである。

同図において１１はメモリセルアレイで、行線Ｒｏ−Ｒ
ｎおよび列線１ｏ〜ｔｍでマトリックス状にした各交差
部に、メモリセル（たとえばＭＳ）が設けられている。

このメモリセルを選択するのが行および列デコーダ１２
．１３である。行デコーダ１２は、図示しないＣＰＵ等
から供給されるアドレスデータＡｎ−ＡＩにより行線Ｒ
ｏ−Ｒｎいずれかを指定する。一方、列デコーダ１３は
、列指定線Ｃｏ−Ｃｌのいずれかを指定する。この列指
定線Ｃｏ−Ｃ＋ｅは、それぞれエントンスメント型ＭＯ
ＳトランジスタＴｏ−ＴＩのゲートに接続されている。

このトランジスタＴｏ−Ｔｍのソース・ドレインバスの
片方は、それぞれ列線１０〜１１に接続されている。そ
して、他方は節点Ｓで共通接続されており、上記トラン
ジスタＴｏ〜Ｔｍで列ゲート回路１４を構成している。

したがって、例えば行線Ｒｏ〜が指定され、列指定線Ｃ
ｏが指定されたとすると、トランジスタＴｏが導通状態
となり、列線１ｏと行線ＲＯの交差部に位置するメモリ
セルＭＳの記憶データが上記節点Ｓに導かれる状態とな
る。そして、この節点Ｓの電位を列ゲート回路１４から
の出力信号Ｈとして出力回路１５に供給する。この出力
回路１５は、節点Ｓの電位を検知し、波形整形および増
幅等を行ない、出力信号りとして出力端子ＯＵＴから選
択されたメモリセルのデータ内容を出力するようになっ
ている。この出力回路１５には、さらに、アドレスデー
タＡｏ−ＡＩの変化に応じてパルスを発生するパルス発
生回路１６からの信号Ｂが供給されている。

上記出力回路１５は例えば第３図に示すようにセンスア
ンプ１５１とデータ伝達部１６７と出力バッファ部１６
８から構成されている。列ゲート回路１４からの出力信
号Ｈは、センスアンプ１５１に供給される。このセンス
アンプ１５１は、インバータ１５２およびデプレッショ
ン型トランジスタ１５３から構成されている。なお上記
インバ〜り１５２は、電）＋Ｘ　Ｖ　ｃおよびアース間
にデプレ・ンンヨン型およびエンハンスメント型トラン
ジスタを直列に接続したものである。センスアンプ１５
１の出力信号はインバータ１５４に供給されている。こ
のインバータ１５４からの出力信号は、エンハンスメン
ト型トランジスタ１５５、およびインバータ１５６に供
給される。上記トランジスタ１５５は、ソースがアース
接続されており、ゲートに前記パルス発生回路１６から
の出力信号Ｂが０（給されている。すなわち、信号Ｂが
「１」レベルの状態では、トランジスタ１５５が導通状
態となり、インバータ１５４の出力が強制的にアース電
位近辺つまり、「０」レベルとされる。インバータ１５
６の出力信号は、インバータ１５７およびイネイブル喘
子をもつ回路１５８のディブレジョン型トランジスタ１
５９のゲートに供給される。この回路１５８は、電源Ｖ
ｃおよびアース間にエンハンスメント型トランジスタ１
６０１デイレツシヨン型トランジスタ１５９、エンハン
スメント型トランジスタ１６１が直列に接続されたｔｆ
４成になっている。上記トランジスタ１６０のゲートに
は、この半導体メモリが選択された状態で「１」レベル
となるチップセレクト信号Ｃ８が供給されている。また
、トランジスタ１６１のゲートには、インバータ１５７
の出力信号が供給されている。すなわち、この回路１５
８は、チップセレクト信号が「１ルベルの状態で動作状
態となるもので、インバータ１５７の出力信号を反転し
て出力する。さらにインバータ１５６および１５７の出
力信号は、回路１５８と同様に構成される回路１６２に
供給されており、チップ選択信号Ｃ８が「１」の状態で
、インバータ１５６の出力信号を回路１６２で反転して
出力する。そして、回路１５８．１６２の出力信号Ｐ、
Ｑはそれぞれエンハンスト型トランジスタ１６３，１６
４のドレインに、またエンハンスト型トランジスタ１６
５゜１６６のゲートに供給されている。上記トランジス
タ１６３，１６４はそれぞれソースがアース接続されて
おり、ゲートにチップ選択信号Ｃ３の反転信号Ｃ３が供
給されている。また、トランジスタ　１６５，１６６は
電源ＶＣおよびアース間に直列に接続されておりその接
続点の電位を出力信号りとして端子ＯＵＴから出力する
ようになっている。

すなわち、チップセレクト信号Ｃ８が「０」の状態では
、信号Ｃ８が「１」となり、トランジスタ１６３．１６
４が導通状態とされ、出力バッファトランジスタ１６５
．１６６のゲートは共に「０」レベルとなるので、トラ
ンジスタ１６５゜１６６は非導通状態で出力信号りはフ
ローティング状態となる。つまり、このメモリが非選択
の状態となる。

また、チップセレクト信号Ｃ８が「１」の状態では回路
１５８．１６２が動作状態にあり、その出力信号Ｐ、Ｔ
によりトランジスタ１６５．１６６がオン・オフ制御さ
れ、出力信号りのレベルが決定される。つまり、このメ
モリが選択された状態になっている。

すなわち、このように構成される出力回路１５において
、信号Ｃ８が「１」の選択状態で、前記列ゲート回路１
４からの出力信号Ｈ１つまり選択されたメモリセルの記
憶情報が、例えば「０」の時、センスアンプ１５１の出
力は「０」として、インバータ１５４に入力される。こ
のインバータ１５４の出力は、パルス発生回路１６から
の信号ＢがｒＯＪの状態で、「１」となる。そして、イ
ンバータ１５６，１５７及び回路１５８でそれぞれ反転
され、信号Ｐは「０」となり、トランジスタ１６５をオ
フ状態とする。また、「１」レベルであるインバータ１
５４の出力は、インバータ１５６、回路１６２でそれぞ
れ反転され、信号Ｑは「１」となり、トランジスタ１６
６をオン状態とする。したがって、出力信号りはｒＯＪ
となる。

ここで、第４図に示すように、アドレスデータＡｏ−Ａ
Ｉが変化し、たとえば記憶内容が「０」の他のメモリセ
ルが選択される状態となると、パルス発生回路１６から
の信号Ｂが一定期内例えば、信号Ｈに選択されたメモリ
セルの情報が現われるまで「１」レベルとなる。したが
って、インバータ１５４の出力は強制的に「０」レベル
とされ、その期間前記インバータ１５４の出力が「１」
レベルであった場合とは逆に、信号Ｐは「１」に、信号
Ｑは「０」になり、出力信号りと「１」となる。そのた
め、信号Ｈにハザードが生じていたとしても、出力信号
りは、信号Ｂの「１」レベルとなっているパルス幅分だ
け強制的に「１」レベルとされる。したがって、信号り
にはハザードが生じない。同様に、アドレスデータＡｏ
−ＡＩの変化に応じて、信号Ｈが「０」から「１」に変
化する時にハザードが表われていたとしても、信号Ｂに
より、信号りは強制的に「１」レベルとされるのでハザ
ードは生じない。また、同様に信号Ｈが「１」から「１
」になる場合にも出力信号りにハザードが生じないこと
になる。

このように、アドレス変化的に、出力信号りのレベルを
強制的に「１」レベルとするため、信号りにはハザード
が生じない。その結果、信号りは、一度「１」レベルと
なった後、メモリセルの記憶情報が出力されることにな
る。

また、このようにすると、アドレス入力が変化した時、
出力端子ＯＵＴは「１」になるため、急激に出力を「１
」にする必要はなく、選択されたメモリセルのデータが
信号Ｈとして出力されるまでに「１」になっていればよ
い。

一般に半導体メモリの出力端子においては、その出力端
子が供給すべき、電流が決められている。

この出力電流は「０」が出力される時、出力端子が０．
４５Ｖで、２．１ｍ　Ａ程度であるのに対して「１」が
出力される時は、出力が２．４Ｖの時４００μＡ程度で
よい。これは、この出力端子に、１つのＴＴＬが接続さ
れることを想定していることになる。

このためトランジスタ１６５は、トランジスタ１６６に
比べて、前記電流供給だけを考えれば充分小さくてよい
はずである。ところが、従来このトランジスタ１６５は
、１６６とほとんど同じくらいの寸法のトランジスタで
出来ている。これは、この出力端子には通常１５０ＰＦ
の大きな容量が付加されるため、出力を「１」あるいは
「０」にする時、この容量を充放電しなければならない
。

このため、出力段のトランジスタ１６５も充分電流供給
能力がないと、出力が「１」レベルになるまでに時間が
かかり、メモリの読み出し速度が遅くなる。このため出
力を急速に「１」レベルにしたいため、このトランジス
タ１６５の寸法も大きくしであるわけである。

ところが、第３図の様にしておけば、アドレス人力が変
化した時、−反出力は「１」レベルとなるように設定さ
れる。今、選択されたメモリセルが「１」レベルの出力
される情報を記憶していたとする。アドレス変化にとも
ない信号Ｂが「１」になり、インバータ１５４の出力は
強制的にｒＯＪレベルとされ、出力りは「１」になる。

そして、信号Ｈがメモリセルの情報「１」になり、信号
Ｂが「０」になったとしても、インバータ１５４の出力
は、信号Ｈが「１」のため「０」になったままである。

このため出力りは「１」のままである。

すなわち、出力りはアドレス入力が変化してからすぐ「
１」レベルにもっていけるわけで、従来の様にメモリセ
ルの情報を検出してから急激に「１」レベルにする必要
はなくなり、前記した様に、出力端子が２．４ｖで４０
０μＡの電流能力を持つ様にトランジスタ１６５を作れ
ばよく、従来よりもこのトランジスタの寸法を小さく出
来、また、このトランジスタ１６５が小さくなれば、回
路１５８も寸法的に小さくなり、この半導体メモリの出
力回路自体が小さく構成出来るようになる。

次に、パルス発生回路１６の具体例を第５図に示す。こ
のパルス発生回路１６は、アドレスデータＡｏ−ＡＩそ
れぞれが対応して供給されている発生回路１７ｏ〜１７
１＠備えている。この発生回路１７ｏ〜１７１はそれぞ
れ、対応したアドレスデータＡｏ−ＡＩの論理レベルが
変化した時に、それぞれパルス信号Ｂｏ−Ｂｌを発生す
る。この信号Ｂｏ−Ｂｉはノア回路１８に供給され、信
号Ｂとして出力し、さらに、インバータ１９を介して信
号Ｂとして出力するように構成されている。

上記発生回路１７ｏ〜１７！は、同様に構成されている
もので、例えば発生回路１７ｏを第６図に取り出して示
す。アドレスデータＡｏは、インバータ２０．２１，２
２．２３でそれぞれ反転され、インバータ２３の出力信
号Ａｏ’　は、トランジスタ２４のソースに供給される
。また、アドレスデータＡｏは、インバータ２０，２１
．２５でそれぞれ反転され、インバータ２５の出力信号
Ａ’。

は、トランジスタ２６のソースに供給される。また、信
号Ａ’ｏは、インバータ２７に反転され、トランジスタ
２８およびコンデンサ２９により遅延され、インバータ
３０に供給される。そして、インバータ３０でさらに反
転され、トランジスタ３１およびコンデンサ３２でさら
に遅延され、インバータ３３に供給される。このインバ
ータ３３の出力信号Ｘは、前記トランジスタ２６のゲー
トに供給すると共に、インバータ３４に供給される。

インバータ３４の出力信号ｙは、前記トランジスタ２４
のゲートに供給され、このトランジスタ２４とトランジ
スタ２６のそれぞれのドレインを接続し、その接続点の
電位をＢｏとして出力するようにしている。

このように構成されるパルス発生回路１６にあっては、
例えば第７図に示すように、アドレスデータＡｏがｒＯ
Ｊ　　ｒｌＪ　　ｒＯＪと変化する時に、信号Ａ’ｏも
同様にｒＯＪ　　ｒｌＪ　　ｒＯＪレベルと変化する。

また信号Ａ’　ｏは、信号ＡＯを反転した形となってい
る。信号Ｘは、トランジスタ２８、コンデンサ２９およ
びトランジスタ３１、コンデンサ３２で遅延されるため
、信号Ａ’　ｏを遅延した形となっている。また、信号
ｙは、信号Ｘを反転した形となっている。そして、信号
ｙがｒｌＪレベルの間、トランジスタ２４がオン状態と
なっているので、信号Ａ’　ｏ論理レベル状態が信号Ｂ
ｏとして出力されるようになる。また、信号Ｘが「１」
レベルの間、トランジスタ２６がオン状態となりでいる
ので、信号Ａ’　ｏの論理レベル状態が信号Ｂｏとして
出力される。したがって、信号ＢＯは、第７図に示すよ
うに信号Ａ′ｏがトランジスタ２８、コンデンサ２９お
よびトランジスタ３１、コンデンサ３２で遅延された時
間分だけ、信号ＢＯを「１」レベルとする。すなわち、
信号ＢＯは、アドレスデータＡｏが変化した時に、一定
時間ＢＴだけ「１」レベルとなり、それによってパルス
が発生されたことになる。そして、信号Ｂｏが反転され
た形で信号Ｂが出力され、さらに反転して信号Ｂが出力
されるようになる。同様に、アドレスデータＡ　ｉＶ　
−Ａ　Ｉが変化した時にも、信号Ｂとしてパルスが発生
される。

第８図は、第３図に示した前記出力回路１５に係る他の
応用例を示すもので、出力回路１５と同一部分は同一符
号をもって示している、前記出力回路１５の実施例では
、パルス発生回路１６からの信号Ｂがゲートに供給され
ているエンハンスメント型トランジスタ１５５を、第８
図において破線で示すようにインバータ１５４の出力に
対して設けるようにした。しかし、トランジスタ１５５
と同様のトランジスタを、センスアンプ１５１の出力に
対して、トランジスタ１５５ａを、あるいは、インバー
タ１５６の出力に対してトランジスタ１５５ｂを設ける
ようにしてもよい。この場合、パルス信号Ｂが「１」レ
ベルとなっている間、出力信号りは強制的に「０」レベ
ルとなり、その後選択されたメモリセルのデータが出力
される。

すなわち、トランジスタ１５５と同様のトランジスタは
、列ゲート回路１４からの信号を、出力端子ＯＵＴに出
力するまでの、伝達線のどこにでも設けてもよいもので
ある。また、トランジスタ１５５は信号Ｂが「１」の時
に導通状態となりアース接続されるようにしたが、これ
は電源ＶＣと接続されるようにしてもよい。

以上述べたように、この発明によればアドレス入力変化
後、特定のレベルのデータを出力した後、選択したメモ
リセルのデータを出力するため、メモリ出力のハザード
を解消し、出力回路に接続される回路の誤動作等を確実
に防止することができるようにした半導体メモリを提供
することができる。

【図面の簡単な説明】

第１図Ａ、Ｂ、Ｃ，Ｄは従来のメモリ出力におけるハザ
ードを説明する図、第２図はこの発明の一実施例に係る
半導体メモリの構成を示す図、第３図は上記半導体メモ
リにおける出力回路の回路図、第４図は上記出力回路の
動作を説明するタイミングチャート、第５図はパルス発
生回路の構成を示す図、第６図は上記パルス発生回路に
おける発生回路の回路図、第７図は上記発生回路の動作
を説明するタイミングチャート、第８図は上記出力回路
の応用例を説明する回路図である。 １１・・・メモリセルアイ、１２・・・行デコーダ、１
３・・・列デコーダ、１４・・・列ゲート回路、１５・
・・出力回路、１６・・・パルス発生回路、６１・・・
パルス発生回路、１５１・・・センスアンプ、１６７・
・・データ伝達部、１６８・・・出力バッフ７部 第１図 第４図 ロ　−−−Ｊ　− 第２図

Claims (1)

1. 【特許請求の範囲】 　アドレス入力により選択されるメモリセルと、この選
   択されたメモリセルのデータを検出するセンスアンプと
   、このセンスアンプからの出力をＭＯＳトランジスタの
   ゲートに受ける入力部を有するデータ伝達部と、このデ
   ータ伝達部からの出力が入力される出力バッファ回路と
   、アドレス変化を検知してパルス信号を発生するパルス
   発生回路とを具備し、 前記パルス発生回路からの前記パルス信号を利用してア
   ドレスが変化してから所定の期間、前記前記センスアン
   プと前記データ伝達部と前記出力バッファ部とから成る
   出力回路からの出力を出さないように前記出力バッファ
   部の出力状態を決定するレベル設定手段を前記出力回路
   内に設けたことを特徴とする半導体メモリ。