JPH04192176A - Ｄ―ｒａｍ - Google Patents
Ｄ―ｒａｍInfo
- Publication number
- JPH04192176A JPH04192176A JP2320692A JP32069290A JPH04192176A JP H04192176 A JPH04192176 A JP H04192176A JP 2320692 A JP2320692 A JP 2320692A JP 32069290 A JP32069290 A JP 32069290A JP H04192176 A JPH04192176 A JP H04192176A
- Authority
- JP
- Japan
- Prior art keywords
- ram
- main part
- voltage
- constant voltage
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 claims abstract description 18
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000717 retained effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、バッテリでバックアップする時、低消費電力
及び低電圧で動作するＤ−ＲＡＭに関する。
及び低電圧で動作するＤ−ＲＡＭに関する。
［従来の技術］
第４図は従来のＤ−ＲＡＭを示すブロック回路図である
。図に於いて、（１ａ）は入力データをＲ／Ｗ制御する
Ｄ−ＲＡＭの主要部で、Ｍｅｍｏ ｒ ｙＡｒｒａｙ、
５ｅｎｓｅ Ａｍｐｓ ＆ Ｉｌｏ Ｇａｔｅ
ｓ、Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ。
。図に於いて、（１ａ）は入力データをＲ／Ｗ制御する
Ｄ−ＲＡＭの主要部で、Ｍｅｍｏ ｒ ｙＡｒｒａｙ、
５ｅｎｓｅ Ａｍｐｓ ＆ Ｉｌｏ Ｇａｔｅ
ｓ、Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ。
Ｒｏｗ Ｄｅｃｏｄｅｒ等から構成されている。
（２）はデータ用１／Ｆバツフアで、Ｍｅｍｏ「ｙ
Ａｒｒａｙから読み出されたデータ（Ｄｏ）をＤａｔａ
ｏｕｔ Ｂｕｆｆｅｒを介して外部に出力すると
共に、外部からデータ（Ｄｉ）を書き込むためにＤａｔ
ａ ｏｕｔ Ｂｕｆｆｅｒに出力する。
Ａｒｒａｙから読み出されたデータ（Ｄｏ）をＤａｔａ
ｏｕｔ Ｂｕｆｆｅｒを介して外部に出力すると
共に、外部からデータ（Ｄｉ）を書き込むためにＤａｔ
ａ ｏｕｔ Ｂｕｆｆｅｒに出力する。
（３）は制御用Ｉ／Ｆバッファで、ＷＥ（ライト拳イネ
ーブル）、Ｃ６（カラム会ストローブ）及びＲＡＳ（ロ
ウ・アドレス・ストロニブ）をそれぞれＲ／Ｗ Ｃ１
ｏｃｋ Ｇｅｎｅｒａｔｅｒ、Ｃ８Ｃ１ｏｃｋ Ｇ
ｅｎｅｒａｔｏｒ及びＲＡＳ Ｃ１ｏｃｋ Ｇｅｎ
ｅｒａｔｏｒに出力する。
ーブル）、Ｃ６（カラム会ストローブ）及びＲＡＳ（ロ
ウ・アドレス・ストロニブ）をそれぞれＲ／Ｗ Ｃ１
ｏｃｋ Ｇｅｎｅｒａｔｅｒ、Ｃ８Ｃ１ｏｃｋ Ｇ
ｅｎｅｒａｔｏｒ及びＲＡＳ Ｃ１ｏｃｋ Ｇｅｎ
ｅｒａｔｏｒに出力する。
（４）はアドレス用Ｉ／Ｆバッファで、ＡＯ〜Ａ８のア
ドレスバスをそれぞれＲｏｗ Ａｄｄｒｅｓｓ Ｂ
ｕｆｆｅｒ及びＣｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｂ
ｕｆｆｅｒに出力する。
ドレスバスをそれぞれＲｏｗ Ａｄｄｒｅｓｓ Ｂ
ｕｆｆｅｒ及びＣｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｂ
ｕｆｆｅｒに出力する。
（６）は電圧降下回路（Ｖｏｌｔａｇｅ Ｄｒ。
ｐｐｅｒ）で、ＶＣＣ５Ｖ電源を３．３ｖに降下させて
Ｄ−ＲＡＭの主要部（ＩＡ）に出力する。
Ｄ−ＲＡＭの主要部（ＩＡ）に出力する。
従来のＤ−ＲＡＭは上記のように構成されており、Ｄ−
ＲＡＭの高密度化を要求されている現在に於いては、消
費電力を低下させ低電圧で動作をさせるために、設計ル
ールを０．５μｍ以下にすると共に、ＶＣＣ３，３Ｖｌ
：降下すｔ）でＤ−ＲＡＭを動作させていた。
ＲＡＭの高密度化を要求されている現在に於いては、消
費電力を低下させ低電圧で動作をさせるために、設計ル
ールを０．５μｍ以下にすると共に、ＶＣＣ３，３Ｖｌ
：降下すｔ）でＤ−ＲＡＭを動作させていた。
［発明が解決しようとする課題］
上記のような従来のＤ−ＲＡＭの構成では、ＶＣＣ５Ｖ
電源を内部で降下させているために消費電力が多くなる
と共に、メモリをバッテリでバックアップする場合、バ
ッテリの容量を多くしなければならないという問題があ
った。
電源を内部で降下させているために消費電力が多くなる
と共に、メモリをバッテリでバックアップする場合、バ
ッテリの容量を多くしなければならないという問題があ
った。
又、Ｄ−ＲＡＭの各セルを３．３Ｖの低電圧で動作させ
るように設計した場合、Ｄ−ＲＡＭの入出力インタフェ
ースが一般のＴＴＬレベル（５Ｖ）で動作するので、レ
ベルコンバータを用いて動作レベルを整合しなければな
らないという問題があった。
るように設計した場合、Ｄ−ＲＡＭの入出力インタフェ
ースが一般のＴＴＬレベル（５Ｖ）で動作するので、レ
ベルコンバータを用いて動作レベルを整合しなければな
らないという問題があった。
本発明は、かかる課題を解決するためになされたもので
、バッテリのバックアップ時に消費電力を少なくしてバ
ッテリ容量を低くすると共に、低電圧で動作することが
できるＤ−ＲＡＭを得ることを目的とする。
、バッテリのバックアップ時に消費電力を少なくしてバ
ッテリ容量を低くすると共に、低電圧で動作することが
できるＤ−ＲＡＭを得ることを目的とする。
［課題を解決するための手段］
本発明に係るＤ−ＲＡＭは、定電圧の供給を受けるＤ−
ＲＡＭの制御用、データ用及びアドレス用の１／Ｆバツ
フア部と、上記定電圧より低い定電圧の供給を受けるＤ
−ＲＡＭの主要部と、上記定電圧が所定の基準値より降
下した場合に電圧アラーム信号を出力する電圧アラーム
回路と、その電圧アラーム回路からの電圧アラーム信号
によりＤ−ＲＡＭを選択するチップセレクト信号を抑止
するインヒビット回路とを有するものである。
ＲＡＭの制御用、データ用及びアドレス用の１／Ｆバツ
フア部と、上記定電圧より低い定電圧の供給を受けるＤ
−ＲＡＭの主要部と、上記定電圧が所定の基準値より降
下した場合に電圧アラーム信号を出力する電圧アラーム
回路と、その電圧アラーム回路からの電圧アラーム信号
によりＤ−ＲＡＭを選択するチップセレクト信号を抑止
するインヒビット回路とを有するものである。
［作用］
本発明に於いては、定電圧がＤ−ＲＡＭの制御用、デー
タ用及びアドレス用のＩ／Ｆバッファ部に供給されると
共にその定電圧より低い定電圧がＤ−ＲＡＭの主要部に
供給され、電圧アラーム回路で上記定電圧が所定の基準
値より降下した場合に電圧アラーム信号をインヒビット
回路に出力し、インヒビット回路はＤ−ＲＡＭを選択す
るチップセレクト信号を抑止する。そして、上記Ｄ−Ｒ
ＡＭの主要部は低い定電圧の供給を受けているため各メ
モリ・セルに記憶されているデータが保持される。
タ用及びアドレス用のＩ／Ｆバッファ部に供給されると
共にその定電圧より低い定電圧がＤ−ＲＡＭの主要部に
供給され、電圧アラーム回路で上記定電圧が所定の基準
値より降下した場合に電圧アラーム信号をインヒビット
回路に出力し、インヒビット回路はＤ−ＲＡＭを選択す
るチップセレクト信号を抑止する。そして、上記Ｄ−Ｒ
ＡＭの主要部は低い定電圧の供給を受けているため各メ
モリ・セルに記憶されているデータが保持される。
［実施例コ
第１図は本発明の実施例のブロック回路図、第２図は第
１図の電圧アラーム回路の詳細を示す回路図であり、（
２）〜（４）は従来と同一のものである。
１図の電圧アラーム回路の詳細を示す回路図であり、（
２）〜（４）は従来と同一のものである。
図に於いて、（１）はＤ−ＲＡＭの主要部で、Ｍｅｍｏ
ｒｙ Ａｒｒａｙ、５ｅｎｓｅ Ａｍｐｓ＆ Ｉ
ｌｏ Ｇａｔｅｓ、Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ
、Ｒｏｗ Ｄｅｃｏｄｅｒ、Ｃ３Ｃ１ｏｃｋ
Ｇｅｎｅｒａｔｏｒを抑止するインヒピット回路（１ａ
）等からなり、格納されたデータが保持されるようにな
っている。又、インヒビット回路（１ａ）はオア回路か
ら構成され、電圧アラーム回路（後述説明）からの信号
によりｃｓ倍信号抑止する。尚、各１／Ｆバツフア（２
） 、 （３） 、 （４）はＶＣＣ電源５■が供給さ
れている。
ｒｙ Ａｒｒａｙ、５ｅｎｓｅ Ａｍｐｓ＆ Ｉ
ｌｏ Ｇａｔｅｓ、Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ
、Ｒｏｗ Ｄｅｃｏｄｅｒ、Ｃ３Ｃ１ｏｃｋ
Ｇｅｎｅｒａｔｏｒを抑止するインヒピット回路（１ａ
）等からなり、格納されたデータが保持されるようにな
っている。又、インヒビット回路（１ａ）はオア回路か
ら構成され、電圧アラーム回路（後述説明）からの信号
によりｃｓ倍信号抑止する。尚、各１／Ｆバツフア（２
） 、 （３） 、 （４）はＶＣＣ電源５■が供給さ
れている。
（５）は電圧アラーム回路で、コンパレータ（５ａ）及
び各抵抗からなり、ｖＣＣ電源５ｖの低下に基づいて電
圧アラーム信号（ａ）をインヒビット回路に出力する。
び各抵抗からなり、ｖＣＣ電源５ｖの低下に基づいて電
圧アラーム信号（ａ）をインヒビット回路に出力する。
尚、各抵抗Ｒ１〜Ｒ４は次のように設定されティる。Ｒ
２−１０−Ｒ１，Ｒ４−（３０／１３） ・Ｒ３ （６）は内部ＶＣＣ電源（３，３Ｖ）に対応する電源ピ
ンで、外部のバッテリ電源（３，３’ｉ等により主要部
（１）に供給されている。
２−１０−Ｒ１，Ｒ４−（３０／１３） ・Ｒ３ （６）は内部ＶＣＣ電源（３，３Ｖ）に対応する電源ピ
ンで、外部のバッテリ電源（３，３’ｉ等により主要部
（１）に供給されている。
本発明のＤ−ＲＡＭは上記のように構成されており、第
３図は第２図の動作を示すタイミングチャートであり、
動作を説明する。
３図は第２図の動作を示すタイミングチャートであり、
動作を説明する。
先ず、各１／Ｆバツフ ７ （２）、（３）、（４）
ｌ；： ｌｅｔ Ｖ ＣＣ３Ｖの電源が供給され、又、
主要部（１）には内部ＶＣＣ３，３Ｖの電源が供給され
ている。そして、中央処理装置（図示せず）からの命令
により、このＤ−ＲＡＭをアクセスしてデータをＲ／Ｗ
する時、それぞれ制御Ｉ／Ｆバッファ（３）ＨＲ／Ｗ制
御信号（ＷＥ、Ｃ５，ＲＡＳ）が、データ用■／Ｆバッ
ファ（２）にデータが、アドレス用１／Ｆバツフア（４
）にアドレスが入力する。又、電圧アラーム［１ｉ（５
）のコンパレータ（５ａ）は常にｖＣＣ５ｖの電源を監
視しており、ｖＣＣ電源４．３ｖ以上であればローレベ
ルの電圧アラーム信号（ａ）をインヒビット回路（１ａ
）に出力し、Ｃ８信号を抑止することなく、主要部（１
）がセレクトされる次に、■ＣＣ電源が４．３ｖ以下に
なると、電圧アラーム回路（５）のコンパレータ（５ａ
）はハイレベルの電圧アラーム信号（ａ）をインヒビッ
ト回路（１ａ）に出力してＣ８信号を抑止し主要部（１
）をノンセレクト状態にする。そして、主要部（１）は
■ＣＣ電源の供給がなくなった場合でも内部ｖＣＣ電源
３．３ｖが常に供給されているため各メモリ・セルがリ
フレッシュコントローラによりリフレッシュされデータ
が保持される。
ｌ；： ｌｅｔ Ｖ ＣＣ３Ｖの電源が供給され、又、
主要部（１）には内部ＶＣＣ３，３Ｖの電源が供給され
ている。そして、中央処理装置（図示せず）からの命令
により、このＤ−ＲＡＭをアクセスしてデータをＲ／Ｗ
する時、それぞれ制御Ｉ／Ｆバッファ（３）ＨＲ／Ｗ制
御信号（ＷＥ、Ｃ５，ＲＡＳ）が、データ用■／Ｆバッ
ファ（２）にデータが、アドレス用１／Ｆバツフア（４
）にアドレスが入力する。又、電圧アラーム［１ｉ（５
）のコンパレータ（５ａ）は常にｖＣＣ５ｖの電源を監
視しており、ｖＣＣ電源４．３ｖ以上であればローレベ
ルの電圧アラーム信号（ａ）をインヒビット回路（１ａ
）に出力し、Ｃ８信号を抑止することなく、主要部（１
）がセレクトされる次に、■ＣＣ電源が４．３ｖ以下に
なると、電圧アラーム回路（５）のコンパレータ（５ａ
）はハイレベルの電圧アラーム信号（ａ）をインヒビッ
ト回路（１ａ）に出力してＣ８信号を抑止し主要部（１
）をノンセレクト状態にする。そして、主要部（１）は
■ＣＣ電源の供給がなくなった場合でも内部ｖＣＣ電源
３．３ｖが常に供給されているため各メモリ・セルがリ
フレッシュコントローラによりリフレッシュされデータ
が保持される。
この様に、■ＣＣ電源が降下しても電圧アラーム回路（
５）とインヒビット回路（１ａ）とにより、Ｃ８信号を
抑止すると共に外部からの低電圧電源で主要部（１）を
保持することができるので、消費電力の低いバッテリを
用いることができ、又、各制御信号等のレベル整合を考
慮しなくてもよい。
５）とインヒビット回路（１ａ）とにより、Ｃ８信号を
抑止すると共に外部からの低電圧電源で主要部（１）を
保持することができるので、消費電力の低いバッテリを
用いることができ、又、各制御信号等のレベル整合を考
慮しなくてもよい。
［発明の効果］
以上のように本発明によれば、定電圧を各Ｉ／Ｆバッフ
ァに、その定電圧より低い定電圧をＤ−ＲＡＭの主要部
にそれぞれ２電源で供給し、定電圧の降下に基づいて制
御信号を抑止するようにしたので、定電圧が降下しても
一方の低い定電圧で済むため低消費電力で動作すること
ができる。又、定電圧の単一電源で構成するよりも２電
源で供給するほうが素子全体の集積度をあげることがで
きる。
ァに、その定電圧より低い定電圧をＤ−ＲＡＭの主要部
にそれぞれ２電源で供給し、定電圧の降下に基づいて制
御信号を抑止するようにしたので、定電圧が降下しても
一方の低い定電圧で済むため低消費電力で動作すること
ができる。又、定電圧の単一電源で構成するよりも２電
源で供給するほうが素子全体の集積度をあげることがで
きる。
第１図は本発明の実施例のブロック回路図、第２図は第
１図の電圧アラーム回路の詳細を示す回路図、第３図は
第２図の動作を示すタイミングチャート、第４図は従来
のＤ−ＲＡＭを示すブロック回路図である。 図に於いて、（１）はＤ−ＲＡＭの主要部、（１ａ）は
インヒビット回路、（２）はデータ用１／Ｆバツフア、
（３）は制御用１／Ｆバツフア、（４）はアドレス用Ｉ
／Ｆバッファ、（５）は電圧アラーム回路、（６）は電
源ビンである。 特許出願人 沖電気工業株式会社
１図の電圧アラーム回路の詳細を示す回路図、第３図は
第２図の動作を示すタイミングチャート、第４図は従来
のＤ−ＲＡＭを示すブロック回路図である。 図に於いて、（１）はＤ−ＲＡＭの主要部、（１ａ）は
インヒビット回路、（２）はデータ用１／Ｆバツフア、
（３）は制御用１／Ｆバツフア、（４）はアドレス用Ｉ
／Ｆバッファ、（５）は電圧アラーム回路、（６）は電
源ビンである。 特許出願人 沖電気工業株式会社
Claims (1)
- 【特許請求の範囲】 定電圧の供給を受けるＤ−ＲＡＭの制御用、データ用及
びアドレス用のＩ／Ｆバッファ部と、前記定電圧より低
い定電圧の供給を受けるＤ−ＲＡＭの主要部と、 前記定電圧が所定の基準値より降下した場合に電圧アラ
ーム信号を出力する電圧アラーム回路と、該電圧アラー
ム回路からの電圧アラーム信号によりＤ−ＲＡＭを選択
するチップセレクト信号を抑止するインヒビット回路と を有することを特徴とするＤ−ＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320692A JPH04192176A (ja) | 1990-11-27 | 1990-11-27 | Ｄ―ｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2320692A JPH04192176A (ja) | 1990-11-27 | 1990-11-27 | Ｄ―ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192176A true JPH04192176A (ja) | 1992-07-10 |
Family
ID=18124280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2320692A Pending JPH04192176A (ja) | 1990-11-27 | 1990-11-27 | Ｄ―ｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192176A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076583A (ja) * | 1993-12-03 | 1995-01-10 | Hitachi Ltd | 半導体装置 |
-
1990
- 1990-11-27 JP JP2320692A patent/JPH04192176A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076583A (ja) * | 1993-12-03 | 1995-01-10 | Hitachi Ltd | 半導体装置 |
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