JPH076583A

JPH076583A - 半導体装置

Info

Publication number: JPH076583A
Application number: JP5303765A
Authority: JP
Inventors: Ryoichi Hori; 陵一堀; Kiyoo Ito; 清男伊藤; Yoshiki Kawajiri; 良樹川尻
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1993-12-03
Filing date: 1993-12-03
Publication date: 1995-01-10
Anticipated expiration: 2013-08-06
Also published as: JP2783138B2

Abstract

(57)【要約】【目的】基板電圧発生回路の低消費電力を図る。【構成】ＤＲＡＭの基板電圧発生回路はチャージパン
プ回路で構成され、そのチャージパンプ回路は電流供給
能力の大きい動作と電流供給能力の小さい動作とに動作
が切り換えられる。【効果】ＤＲＡＭの待機時に基板電圧発生回路の電流
供給能力を小さくできるので、基板電圧発生回路の低消
費電力を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の改良に係
り、特にバッテリ（電池）バックアップ動作に好適な半
導体装置に関する。

【０００２】

【従来の技術】メモリに代表されるいわゆる情報記憶機
能を有する半導体装置では、これを構成部品として用い
る電子装置において、半導体装置駆動用電源装置などの
故障時のいわゆる停電状態において、上記の情報記憶機
能部に蓄えられた情報の消滅の無いことが一般に望まれ
る。この目的のため、通常動作状態の電気的特性と、停
電時における情報保持特性の両者を満足させるために、
電子装置内に電池（バッテリ）を設け、上記の停電時に
はこの電池によって動作電力を供給する、いわゆるバッ
テリバックアップ方式が採られる。

【０００３】上記のバッテリバックアップ方式では、電
池による動作継続時間を長くするため、半導体装置には
情報保持状態（以下単に情報保持状態と称する場合はこ
の状態を指すものとする）での消費電力が極力小さい必
要がある。この情報保持状態の低消費電力特性は、上記
停電時のバッテリバックアップ方式の時のみでなく、情
報のみを長期に安定して記憶する必要のある場合、ある
いは持ち運びの容易な小形の電子装置において、必要な
情報のみを低消費電力で記憶した状態で装置を持ち運
び、任意の場所で上記記憶した情報を元に各種処理を行
なうなどの場合にも極めて都合がよい。

【０００４】

【発明が解決しようとする課題】従来技術による半導体
装置は上記のバッテリバックアップ方式のような使用に
は不向きであった。すなわち、本方式による動作時の消
費電力を低減する施策はほとんどなされておらず、あっ
たとしても不充分であった。

【０００５】したがって、本発明の目的は、通常の動作
時は従来と同一の電気的性能を有し、バッテリバックア
ップ動作時などの単に情報を保持するのみの動作時に
は、消費電力が極めて微小となる半導体装置を提供する
ことにある。

【０００６】

【課題を解決するための手段】本発明による半導体装置
では、外部電源電圧などの物理量の変化を半導体装置内
すなわち、ＬＳＩチップ内に設けた検知器で検出、ある
いは外部からの指示により、上述した情報保持状態にな
ったことを認識し、情報の保持に必要な最低の消費電力
に低減する。さらに詳細には、上記の情報保持状態で
は、情報の保持に必要のない回路部への電力供給を停止
する。

【０００７】またさらに情報保持状態では動作速度など
の通常動作状態で要求される性能を満たす必要は無いこ
とを利用して、情報保持に必要な回路においても、その
消費電力を単に情報を保持する機能のみを満たすに必要
な最低限の消費電力に制限する。

【０００８】

【作用】上記の情報保持状態では、情報の保持に必要の
ない回路部への電力供給を停止することによって半導体
チップ全体の低消費電力化が図られる。

【０００９】情報保持に必要な回路においても、その消
費電力を単に情報を保持する機能のみを満たすに必要な
最低限の消費電力に制限することにより、ＬＳＩチップ
全体の低消費電力化が図られる。

【００１０】

【実施例】以下、本発明の詳細を実施例によって説明す
る。

【００１１】図１（Ａ）は本発明の基本概念を説明する
実施例である。同図では１はＬＳＩチップであり、一般
に、情報記憶機能を有するＬＳＩチップを指し、ダイナ
ミック，スタティックなどのランダムアクセスメモリ
（ＲＡＭ）、あるいはリードオンリメモリ（ＲＯＭ）、
さらにはマイクロコンピュータのようなロジックＬＳＩ
などの、いずれの形式のＬＳＩチップでもよい。また、
その構成素子はバイポーラ形トランジスタ，ＭＯＳ形ト
ランジスタ、これらの素子の組み合せ、あるいはＳｉ以
外の材料を用いた、たとえばＧａＡｓ形のトランジスタ
などのいずれでも良い。２は回路部を示す。３は電源配
線、Ｖ_INTはその電圧を示し、ここでは３に外部電源電
圧Ｖ_EXTが印加される。すなわち、Ｖ_INT＝Ｖ_EXTとな
る。ここでは簡単のため、電源は１個として示している
が、複数種類の電源が外部から印加される場合でも構わ
ない。これは以下の実施例においても同様である。４は
信号の入出力配線である。同図で５は電池、Ｖ_BTはその
電圧であり、情報保持状態ではこの電池を電源としてチ
ップ全体は動作する。６は通常動作時に３から５べ電流
が逆流するのを防止するためのダイオードである。ここ
では説明を簡単にするため、６は順方向電圧が０Ｖ、順
方向インピーダンス０Ω、逆方向イピーダンス∞Ω（無
限大）の特性を持つ、理想ダイオードを仮定する。な
お、これらはバッテリバックアップ方式における外部電
源と電池の一接続法を例示したもので、他に例えば電子
装置に停電検出手段を設け、これによって３と５を自動
的に接続する方法も考えられる。以下の実施例ではこれ
らの電池の接続に関しては簡単のため図示しない。

【００１２】１００は通常の動作状態から情報保持状態
に移行したことを検出する動作状態検出手段であり、そ
の結果を１０１に信号“１”、もしくは“０”として出
力する。なおここでは、ＬＳＩチップ内部に上記検出手
段を設けているが、同図の破線７で示すような入力端子
を設け、前に述べた電子装置の停電検出手段による検出
結果を信号として入力してもよい。これは以下に述べる
各実施例においても同様である。

【００１３】さて、ここで１００は３の電圧もしくは電
流の変化を検出して、通常の動作状態から情報保持状態
に移行したことを認識する。以下、各実施例では電圧変
化を検知する方法を主体にして説明するが、電流変化は
勿論、ＬＳＩチップの性格によって生じる他の物理量の
変化、たとえば温度，湿度，音量，光量，速度，加速度
などの変化を検知してもよい。さらに、ＬＳＩチップ自
体の物理量変化でなく、電子装置もしくはＬＳＩチップ
の動作状態が他の装置の動作に波及し、その結果生じる
物理量の変化を検知する手段であっても良い。上に述べ
た速度，加速度、などが一般的にその例である。いずれ
にしても各物理量は一度電気量に変換される訳であるか
ら、以下に述べる電圧変化を検出する方法は、いずれの
場合にも適用できる。

【００１４】以下、１００が３の電圧変化を検知する場
合を例にして説明する。

【００１５】１００は、一般にＶ_BT＜Ｖ_EXTの場合は３
の電圧が低くなつたことを、Ｖ_BT＞Ｖ_EXTの場合は３の
電圧が高くなったことを、Ｖ _BT〜Ｖ_EXTの場合は外部電
源の停電などにより３に生じる雑音（グリッジ雑音な
ど）などを検知して信号を１０１に出力するが、本発明
の目的である情報保持状態での低消費電力化のために
は、Ｖ_EXT＞Ｖ_BTとした方が望ましいわけであるから、
この場合を例にして本実施例の動作を図１（Ｂ）によっ
て説明する。なお本実施例にて必ずしもＶ_EXT＞Ｖ_BTの
条件を満たす必要はなく、これは後に示す他の実施例に
おいても同様である。

【００１６】図１（Ｂ）に示すように、たとえば外部電
源の停電（電源の故障による停電、故意に電源をオフに
した場合の停電など）などが生じると、３の電圧Ｖ_INT
はＶ_EXTからＶ_BTの電圧に向かって徐々に降下する。こ
の電圧が、あらかじめ定めた一定の基準電圧たとえばＶ
_BC1より低くなると（時刻ｔ₁）、状態検出手段１００
は、出力１０１にφ_BC（“０”→“１”に変化），φ_BC
￣（“１”→“０”に変化）などの信号を検出する。す
なわち、１００によって、動作状態が通常状態から情報
保持状態に移行したことを認識した訳である。１０１の
信号を受けて、回路部２は、情報保持状態へ動作を切替
え、情報の保持に必要な最低の消費電力に低減する。３
の電圧Ｖ_INTは時刻ｔ₁からｔ₂にかけて低下するが、Ｖ
_BTの電圧になるとダイオード６（前に述べたように順方
向電圧は０Ｖと仮定）がオン、すなわち５から電力が供
給され、３の電圧Ｖ_INTの低下はＶ_BTで停止し、その後
この電圧で情報保持動作を継続する。一方、停電の復帰
もしくは外部電源の投入により、３の電圧Ｖ_INTが上昇
して、一定の基準電圧Ｖ_BC2より高くなると、φ_BC，φ
_BC￣などの信号を元の通常動作状態のようにそれぞれ復
帰させる。これにより、回路部２を元の通常動作状態に
戻す。

【００１７】以上述べた実施例によれば、動作状態の変
化を検知し、情報保持動作状態では消費電力を情報保持
の動作に必要最小限な量に低減でき、従ってバッテリバ
ックアップ方式動作時、あるいは可搬形の電池装置にお
ける持運び時などの電池による動作継続時間を長くでき
る。

【００１８】本実施例では、動作状態の変化を内部で検
出する方式について述べたが、前にも述べたように、外
部から状態の変化を信号などで指示する方式においても
同様の効果が得られる。また、状態変化の検出も前に述
べたように電圧変化以外の物理量、例えば電流変化など
を検出してもよい。電圧変化検出において、検出基準電
圧Ｖ_BCを電圧の下降時と上昇時でＶ_BC1，Ｖ_BC2とした
が、これは設計の都合上種々変わるもので、場合によっ
てはＶ_BC＝Ｖ_BC1＝Ｖ_BC2としてもよい。また、これらの
値はＶ_EXTおよびＶ_BTのそれぞれの通常起こりえる電圧
変動を考慮して設定する方が望ましい。例えば、Ｖ_EXT
の中心値が５Ｖで、変動が±０.５Ｖ、Ｖ_BTの中心値が
３Ｖで、変動が±０.３Ｖなどの場合にはＶ_BC1，Ｖ_BC2
などのＶ_BCの値を３.３Ｖ＜Ｖ_BC＜４.５Ｖのように設定
しておけば、通常起こりえるＶ_EXT，Ｖ_BTの変動を、誤
って動作状態の変化として検出する問題を無くすことが
できる。

【００１９】図２はさらに具体的な他の実施例を示して
いる。図１と同番号のものは、同一内容を示している。
同図において、回路部２を２ａと２ｂに分けた点で図１
と主に異なり、２ａは停電時などの情報保持状態におい
て情報保持に係わらない回路部、２ｂは情報保持に関連
する回路部を指す。具体的には、例えば、ロジック回路
とメモリ回路が混在するマイクロコンピュータなどのＬ
ＳＩチップでロジック回路が２ａ、メモリ回路が２ｂに
対応する。またこの場合、直接のメモリ回路でなくても
メモリ回路の動作に必要な信号などを発生する回路など
は２ｂに含まれることは勿論である。

【００２０】本実施例においても、図１と同様に動作状
態の変化を１００によって検出し、その結果を１０１に
出力する。この信号により、情報保持に特に関係の無い
回路部２ａの動作を停止し、低消費電力化を図る。情潤
保持に係わる２ｂには電力を供給し、情報を保持する。

【００２１】本実施例によれば、情報保持に関係のない
回路部の動作を停止するので消費電力の大幅な低減が可
能である。

【００２２】なお、本実施例における２ａと２ｂは前に
も述べたように、停電時などの情報保持状態において、
それぞれ情報保持に関連しない回路部と、関連する回路
を指すものであり、具体例として挙げたロジック回路
（２ａ）、メモリ回路（２ｂ）に限定されない。例え
ば、同一のメモリ回路であっても、特に停電時などにそ
の情報を記憶しておく必要のないメモリ部分は、２ａの
部分に含めてもよい。このようなＬＳＩチップの具体例
としては、例えば、大形電子計算機のメモリシステムの
ように、高速で動作するＢＳ（Buffer Storage) 、低速
であるが大容量のＭＳ（Main Storage) などのように２
種類（もしくはさらに多種類）のメモリを有し、主とし
てＭＳに情報を記憶しておくが、通常動作時には動作速
度を速くするために、必要に応じて少量の情報をＭＳか
ら高速のＢＳに読み出して動作させるようなＬＳＩチッ
プなどが挙げられる。この場合は、ＢＳを２ａ、ＭＳを
２とすればよい。なお、一般にＢＳの如き高速のメモリ
はバイポーラ形のスタテイックメモリ、ＭＳの如き大容
量メモリはＭＯＳ形のダイナミックメモリで構成される
が、その構成素子、回路方式などは前にも述べたように
他に種々選択可能である。例えば２ａ，２ｂの双方とも
それぞれ、バイポーラ形、ＭＯＳ形の各トランジスタ、
両形式のトランジスタの組み合せ、さらにはＳｉ以外の
ＧａＡｓ形材料などによるトランジスタなどを構成素子
とする、スタティック形あるいはダイナミック形メモリ
などの各形式のメモリが任意に選択可能である。

【００２３】図３は、本発明のさらに具体的な他の実施
例を示しており、図２と同番号のものは同一内容を示し
ている。同図において、回路部２ｂを２ｂ１と２ｂ２に
分けた点で異なる。

【００２４】同図で２ｂ１は、停電時などの情報保持動
作状態において、情報保持の動作に関連するが、通常動
作時の高性能化（例えば高速動作など）のために、消費
電力を大きく設計した回路部である（周知のように遅延
時間・消費電力積はほぼ一定の関係にある）。すなわ
ち、情報保持動作だけのためには、性能が過剰で、その
ため消費電力の大きくなっている回路部である。２ｂ２
ｂのうち２ｂ１を除いた回路部である。

【００２５】本実施例においては、情報保持動作状態で
は図２の実施例で述べた出力１０１の信号によって、情
報保持動作に不要な部分２ａの動作を停止して消費電力
を低減すると同時に情報保持動作だけのためには過剰な
性能を有する２ｂ１の回路部を情報保持動作に必要な性
能にして、この回路部の消費電力の低減を図る。

【００２６】本実施例によれば、図２に述べた実施例に
加えさらに、低消費電力化が可能になる。なお、本施例
はおいては、２ａの動作停止による低消費電力化と、２
ｂ１の性能とのトレードオフによる低消電力化の２つを
実施しているが、それぞれ単独に実施しても同様の効果
が得られることは言うまでもない。

【００２７】図４は、図３の実施例に加えてＬＳＩチッ
プ内に電源電圧の変換手段２００を設けたものであり、
２ｂ３はその出力２０１で動作する。２ｂ１´，２ｂ２
´は、図３の２ｂ１，２ｂ２から２ｂ３の部分を取り除
いた回路部を指す。

【００２８】電圧変換手段２００は情報保持状態におい
ては、２ｂ３以外の回路部２ａ等の動作電圧より、降圧
もしくは昇圧した電圧を出力する。ここで通常動作状態
における２００の出力電圧は、一般に３の電圧に等しい
が、通常動作状態においてもその電圧自体が、特願昭５
６−５７１４３号，特願昭５６−１６８６９８号などに
記載されているように他の目的で３の電圧を変換した値
であってもよい。

【００２９】さてここで、情報保持状態において、電圧
を降圧する目的は、２ｂ３の動作電源電圧をたとえば情
報保持状態における電源電圧Ｖ_BT（電池電圧）よりさら
に低くして低消費電力化を図るためである。すなわち、
図３における２ｂ１の低消費電力化を図る方法の具体的
実施にもなっている訳である。また、電圧を昇圧する目
的は、たとえば情報保持状態における電源電圧Ｖ_BTでは
動作電圧が低すぎるために、回路性能が悪くなり動作が
不安定となる場合に、これを昇圧した電圧で動作させ動
作の安定化を図るためである。

【００３０】以上のように、情報保持状態においては、
ＬＳＩチップ内の一部回路を他に比べ降圧もしくは昇圧
した電圧で動作させることにより、低消費電力化、動作
の安定化を図ることができる。なお、本実施例では、説
明を簡単にするため、電源電圧を変換する場合について
述べたが、場合によってはパルス信号の振幅電圧などを
変換の対象としてもよい。

【００３１】以上、図１〜図４によって本発明の基本的
な概念について説明した。これらの実施例で述べた内容
は、それぞれ単独、もしくは任意の組み合せで実施する
ことが可能であり、各実施例で述べた効果がそのまま得
られることは勿論である。さらに各実施例において、動
作状態検出手段１００は、通常動作状態と情報保持状態
の２つの状態を検出する例について述べたが、さらに細
かい動作状態の検出、たとえば複数のＶ_BTの値を用意し
て、Ｖ_INTの細かい変化を検出し、それに応じて複数の
φ_BCを発生し、これによってさらに細かい回路の制御を
行なうことも可能である。あるいは、このようにして発
生されたφ_BCと、図１〜図４で述べた各実施例を任意に
組み合せて動作させることも可能である。すなわち、図
４においてφ_BCとして、φ_BC1〜φ_BC4を発生し、φ_BC1
によって２ａ、φ_BC2によって２ｂ１´、Ｖ_BC3によって
２ｂ２´、φ_BC4によって２ｂ３の動作を制御するよう
なことも可能である。

【００３２】また、各実施例においては説明を簡単にす
るため、１００，２００，２ａ，２ｂ……などの各回路
部を明確に分離して示したが、一般には各回路がＬＳＩ
チップ内の空間的配置，回路結線などにおいて相互に入
り組んで混在することは言うまでもない。

【００３３】以下、以上に述べた各実施例のさらに具体
的な実施例について説明する。

【００３４】図５は動作状態検出手段１００の具体的実
施例であり、ここでは電圧の変化を検出して動作状態の
変化を検出する例について述べる。

【００３５】同図で１１０は、入力１１１と１１２の電
位関係の高低を弁別し、１１１の方が高い場合は出力１
１３に低電位（情報“０”）、１１１の方が低い場合は
高電位（情報“１”）を出力する弁別回路であり、いわ
ゆるシュッミットトリガ回路、あるいはコンパレータ回
路などである。これらの回路の具体的な構成法は種々あ
るが、一般的には差動増幅器、あるいはアイ・イー・イ
ー・イー・トランスアクション・オン・サーキッツ・ア
ンド・システムズＶol．ＣＡＳ−２５，No.７，July １
９７８，第４８２頁−第４８９頁（ＩＥＥＥ Transact
ion on Circuits and Systems，Ｖol．ＣＡＳ−２５，N
o.７，July １９７８，ｐｐ４８２−４８９）に記載さ
れているような演算増幅器（Operational Amplifier)
を用いればよい。

【００３６】１２０は１２１に入力されるたとえばＶ
_INTの電圧を１１０の入力に適切な値Ｖ_INT´に変換する
回路であり、場合によってはＶ_INT´＝Ｖ_INTとしてもよ
い。１３０は図１に述べた基準電圧Ｖ_BC（Ｖ_BC1，
Ｖ_BC2）を発生する回路である。１１５は１１３の信号
φ_BCを反転して、１１４にφ_BCを出力するインバータ回
路である。

【００３７】本実施例により、Ｖ_INT´＞Ｖ_BCの場合
は、１１３に低電位（情報“０”）、１１４に高電位
（情報“１”）を、Ｖ_INT´＜Ｖ_BCの場合は、１１３，
１１４にそれぞれ上記とは逆の信号を出力することが可
能で、これにより動作状態が変化したことを検出でき
る。なおここで、Ｖ_INTとＶ_INT´の関係は予め１２０に
よって定められているので、結局はＶ_INTとＶ_BCの一定
の関係で、上記の検出が行なえる。

【００３８】本実施例によれば、１２０，１３０の特性
を種種変えることによって、微細に検出レベルを変化さ
せることが可能で、汎用性ならびに設計の自由度を高め
ることができる。また、本実施例では基準電圧Ｖ_BCを１
３０で発生して弁別回路１１０に入力する方法を述べた
が１１０自体がある基準となるしきい値を有し、この値
と入力の電圧を比較し、その結果によって、“１”もし
くは“０”を出力するような、いわゆるしきい値回路で
あってもよい。このような場合には、１２０によってＶ
_INTを任意のＶ_INT´に変換して入力することにより、所
望の特性を得ることができる。この具体的実施例の一つ
を図１２で後述する。

【００３９】図６は、図１に述べたように、３の電圧Ｖ
_INTの低下時と上昇時の検出基準電圧をＶ_BC1，Ｖ_BC2と
異なる場合の具体的実施例である。

【００４０】同図に示すように、本実施例では基準電圧
発生回路部に、２値のＶ_BC1，Ｖ_BC2を発生する機能を持
たせ、これらをＳ１３１，Ｓ１３２のスイッチの切換え
てＶ_BCとして出力し、１１２に印加する。Ｓ１３１，Ｓ
１３２の切換えは、ここではφ_BC（場合によってはφ_BC
￣を使用してもよい）によって行なっており、φ_BCが
“０”の時、すなわち通常動作状態では、Ｓ１３１をオ
ン、Ｓ１３２をオフとして、Ｖ_BC＝Ｖ_BC1とし、φ_BCが
“１”の時、すなわち情報保持状態ではＳ１３１をオ
フ、Ｓ１３２をオンとして、Ｖ_BC＝Ｖ_BC2とすれば、図
１のように、Ｖ_INTの低下時にはＶ_BC1が基準電圧とな
り、上昇時にはＶ_BC2が基準電圧になる。

【００４１】本実施例により、Ｖ_INTの低下時と上昇時
の基準電圧をそれぞれ独立に任意の値に設計できる。

【００４２】図７は前に述べたように複数のＶ_BCの値を
用意しておき、それに対応した複数のφ_BCを発生する具
体的な実施例である。

【００４３】同図で、Ｖ_BC1〜Ｖ_BCnは基準電圧である。
１１１には図５と同様１２０の出力Ｖ_INT´を入力して
いるが、Ｖ_INT´＝Ｖ_INTの場合もあり得る。

【００４４】本実施例では、Ｖ_INT´がＶ_BC1〜Ｖ_BCnよ
り低くなる毎に、それぞれに対応したφ_BC1〜φ_BCnが情
報“１”となる。逆にＶ_INT´がＶ_BC1〜Ｖ_BCnより高く
なると、φ_BC1〜φ_BCnはそれぞれ情報“０”になる。な
お、本実施例では簡単のためインバータ１１４は図示し
ていないが、前と同様１１４を付加することによってφ
_BCの反転信号φ_BCも容易に得られる。これは以下の実施
例においても同様である。

【００４５】本実施例によれば、φ_BC1〜φ_BCnの多数の
基準値に対応したφ_BC1〜φ_BCnを容易に出力でき、これ
を用いて、ＬＳＩチップの動作状態変化をより詳細に検
出でき、動作の制御をさらに微細に行なうことができ
る。

【００４６】次に基準電圧Ｖ_BCの発生回路に関する実施
例について述べる。このような基準電圧の発生回路とし
ては、通常の安定化電源回路が使用できるが、ＬＳＩチ
ップに内蔵するに容易な回路方式である方が望ましい。
そのような回路例は、たとえば特願昭５６−１６８６９
８号に提示されている。

【００４７】図８はその中の一つを用いて、複数の基準
電圧φ_BC1〜φ_BCnの発生回路を構成した例である。同図
でＱ₁₃₁〜Ｑ_13nはＭＯＳトランジシスタであり、それぞ
れＶ_T131〜Ｔ_T13nのしきい電圧を有している。Ｒ₁₃₃は
抵抗であり、Ｑ₁₃₁〜Ｑ_13nの等価オン抵抗より充分大き
く設定されている。Ｖ_Pは電源電圧であり、Ｖ _P＞(Ｖ
_T131＋Ｖ_T132＋…Ｔ_13n）のように設定してある。した
がってＶ_INTがこの条件を満たせば、Ｖ_P＝Ｖ_INTとして
もよいし、満たせないような場合は、特願昭５７−２２
００８３号の図２９に示されているような方法で、上記
の条件を満たせるような電圧を発生して、Ｖ_Pとして用
いればよい。

【００４８】本実施例によれば、１３１〜１３ｎの各出
力として、

【００４９】

【数１】

【００５０】の値をそれぞれ得ることができる。

【００５１】本実施例によれば、ＭＯＳトランジスタの
段数、あるいはしきい電圧を選ぶことによって任意のＶ
_BCの値を得ることが可能である。なお、段数のみで、Ｖ
_BCの値を調整する場合には、しきい電圧が最小の変化量
となるため、一般に離散的な値しか得られないが、連続
的に調整をしたい場合には、しきい電圧自体を制御する
他に図９に示すような実施例が考えられる。

【００５２】すなわち、図９に示すように、たとえば図
８によって得られるＶ_BCnをＲ₁₃₁´〜Ｒ_13n´の抵抗に
よって分割すればよい。Ｒ₁₃₁´〜Ｒ_13n´の適当に選ぶ
ことにより、連続的な任意の値のφ_BC1´〜φ_BCn´を得
ることができる。なお、ここでＲ₁₃₁´〜Ｒ_13n´の抵抗
値はＲ₁₃₁より大きく設定した方が、Ｖ_Pの変化の影響を
少なくできる点で望ましい。

【００５３】以上、ＭＯＳトランジスタおよび抵抗で回
路を構成し例について述べたが、使用する素子はこれら
に限定されることはなく、たとえばＭＯＳトランジスタ
の替わりにはバイポーラ形のトランジスタ、もしくは通
常のダイオード、さらにはツエナー形ダイオードなどの
ように非線形の整流特性を有する素子であればいずれも
使用可能である。また、抵抗としてはインピーダンス素
子であれば、いずれも使用可能であり、ＭＯＳトランジ
スタなどのオン抵抗を利用することも可能である。

【００５４】図１０は、図５においてＶ_INTをＶ_INT´に
変換して出力する回路１２０の具体的実施例一つであ
る。

【００５５】同図に示すように本実施例では、Ｖ_INT´
はＶ_INTをＲ₁₂₃，Ｒ₁₂₂によって抵抗分割することによ
り得られている。また、Ｖ_BCは図８に述べた実施例でｎ
＝１として発生しており、Ｖ_BCの値はほぼＱ₁₃₁のしき
い電圧Ｖ_T131に等しい。

【００５６】本実施例においては、１１０によってＶ
_INT´＝Ｒ₁₂₂／Ｒ₁₂₃＋Ｒ₁₂₁・Ｖ_ＩＮＴとＶ _ＢＣ〜Ｖ
_T131の相対的な電圧を比較し、前者が高い場合はφ_BC＝
“０”、前者が低い場合は、φ_BC＝“１”をそれぞれ出
力するが、これをＶ_INTとＶ_T131の関係について再整理
すると次のようになる。すなわち

【００５７】

【数２】

【００５８】の場合はφ_BC＝“０”となり

【００５９】

【数３】

【００６０】の場合は、φ_BC＝“０”となる。

【００６１】これらは、図１（ｂ）においてＶ_BCの値が
（１＋Ｒ₁₂₁／Ｒ₁₂₂）Ｖ_T131になることと等価である。
したがって、Ｒ₁₂₁とＲ₁₂₂を適当に選ぶことによって、
基準電圧を任意の値に容易に設定可能である。

【００６２】図１１はＶ_INTの変換回路１２０によって
複数のＶ_INT´を発生し、これによって図７と同様に複
数のφ_BCを発生する実施例である。

【００６３】同図に示すように、１２０は抵抗Ｒ₁₂₀´
〜Ｒ_12n´によって構成されている。１２１の入力電
圧、ここではＶ_INTはこれら抵抗により抵抗分割され、
Ｖ_INT´〜Ｖ_INn´として出力される。これらとＶ_BCを１
１０の入力とすることによって図７同様φ_BC1〜φ_BCnを
得ることができる。

【００６４】したがって、本実施例においても図７と同
様に、ＬＳＩチップの動作状態変化をより詳細に検出で
き、動作の制御をさらに微細に行なうことができる。な
お、本実施例における抵抗Ｒ₁₂₀´〜Ｒ_12n´はインピー
ダンス素子であればどのような素子でも置き換えること
が可能であり、たとえば、ＭＯＳトランジスタのオン抵
抗などを利用してもよい。

【００６５】図１２は、動作状態検出回路１００のさら
に別の具体的実施例であり、基本構成回路として、特願
昭５７−２２００８３号、第１６図に提示されている回
路ＤＣＶを用いている。

【００６６】同図でＱ₁₄₁〜Ｑ_14n，Ｑ₁₅₁はそれぞれし
きい値がＶ_T141〜Ｖ_T14n，Ｖ_T151のＭＯＳトランジスタ
である。ここで、Ｑ₁₄₁〜Ｑ_14nは図５におけるＶ_INTの
変換回路１２０を構成しており、１５０にＶ_INT´＝Ｖ
_INT−(Ｖ_T141＋Ｖ_T141＋…Ｖ_T14n）を出力する。
Ｑ₁₅₁，Ｒ₁₅₁は図５の弁別回路１１０を構成している
が、前に述べた自分自身がある一定の基準となるしきい
値を有し、これに対する入力電圧の高低を弁別するとこ
ろのしきい値回路となっている。この回路のしきい値Ｖ
_TCはＶ_T151のしきい値電圧Ｖ_T151とＲ₁₅₁とＱ₁₅₁のオン
抵抗の比により定まり、任意に設定できるが、Ｒ₁₅₁の
値をＱ₁₅₁のオン抵抗より充分大きく設定しておけば、
Ｖ_TC＝Ｖ_T151とすることができる。ここでは簡単のため
この場合について説明する。

【００６７】本実施例の動作を同図（Ｂ）を用いて説明
する。

【００６８】Ｖ_INTが徐々に低下して、１５０の電圧
が、Ｖ_INT´＝Ｖ_INT−(Ｖ_T141＋Ｖ_T142＋…Ｖ_T14n）＜
Ｖ_T151すなわち、Ｖ _INT＜Ｖ_T151＋(Ｖ_T141＋Ｖ_T142＋…
Ｖ_T14n）＝φ_BCとなると（時刻ｔ₁）Ｑ₁₅₁はオフにな
り、出力φ_BCは“０”から“１”に変化する。これによ
って、既に述べた実施例と同様にＶ_INTの電圧変化を検
出し、動作が情報保持状態に移行したことを検知でき
る。

【００６９】本実施例においても、使用するＭＯＳトラ
ンジスタのしきい電圧、あるい段数を調整することによ
り、同図（Ｂ）の等価的なＶ_BCの値を任意に設定でき
る。また、本実施例によればＶ _INT＜Ｖ_T151＋(Ｖ_T141＋
Ｖ_T142＋…Ｖ_T14n）の下ではＱ₁₅₁はオフになり、本発
明の目的である、情報保持状態における消費電力の低減
に極めて有効である。

【００７０】同図でＲ₁₅₀はＶ_INTが高い状態から低い状
態に変化するときに、１５０などのノードに電荷が蓄積
されるのを防止するための放電用抵抗である。この抵抗
値は、Ｖ_INTの変化速度に応じて選ぶ必要があるが、そ
の変化速度が遅い場合には、ノード１５０とＳｉ基板間
などに寄生的に生じるリク抵抗で代用することも可能で
あり、その場合はＲ₁₅₁は不要である。ここでＲ₁₅₀，Ｒ
₁₅₁はＭＯＳトランジスタのオン抵抗で代用することも
可能である。

【００７１】以上に述べた本実施例においても他と同様
に各種の変形が可能である。たとえばＱ₁₄₁〜Ｑ_14nは一
定の電圧シフトが得られる素子であれば使用可能で、バ
イポーラトランジスタ、ＦＥＴトランジスタ、タイオー
ド、ツエナーダイオードなどでも代用できる。また、Ｑ
₁₅₁は、一定のしきい値を有する能動素子であれば使用
可能で、バイポーラトランジスタ、ＦＥＴトランジスタ
などで代用可能である。またさらに、前に述べた各実施
例と任意に組み合せて使うことも可能である。たとえ
ば、Ｖ_INT´の発生に図１０で述べた抵抗分割回路を用
いても良いし、あるいは反対に、図１０の１２０を本実
施例のＱ₁₄₁〜Ｑ_14nの如き回路で置き替えてもよい。

【００７２】図１３は、図１２の抵抗Ｒ₁₅₀，Ｒ₁₅₁をそ
れぞれＱ₁₅₂，Ｑ₁₅₃で置き替えた実施例である。

【００７３】Ｖ_G2，Ｖ_G3はＱ₁₅₂，Ｑ₁₅₃のゲートバイア
ス用電圧であり、場合によってそれぞれドレインと接続
し、Ｖ_G2＝Ｖ_INT´，Ｖ_G3＝Ｖ_INTとしてもよい。但しＶ
_G3＝Ｖ_INTとした場合には、φ_BCの高電位圧側
（“１”）の電圧が、Ｖ_INTからＱ₁₅₃のしきい電圧Ｖ
_T153だけ低くなる点に注意を要する。したがって、この
電圧をＶ_INTと等しくしたい場合には、Ｖ _G3＞Ｖ_INT＋Ｖ
_T153のように設定する必要がある。

【００７４】本実施例においても、図１２と同様の動作
および効果が得られるが、Ｖ_G2＝Ｖ_INT´として、Ｑ₁₅₂
のしきい電圧Ｖ_T152をＶ _T152〜Ｖ_T151としておけば、Ｖ
_INT´＜Ｖ_T151となる情報保持動作状態では、Ｑ₁₅₂もオ
フとなるため、この状態での消費電力を図１２の場合よ
りさらに低減できる。

【００７５】図１４は図１２の実施例を基本にして、図
７，図１１などと同様複数のφ_BCを発生する実施例であ
る。

【００７６】同図でＱ₁₆₁〜Ｑ_16nは図１２のＱ₁₅₁，Ｒ
₁₅₁と同様の弁別回路を構成している。Ｒ₁₄₁〜Ｒ₁₅₀は
電荷の放電用抵抗である。

【００７７】本実施例においても、図７，図１１、ある
いは図１２，図１３などと同様の動作と効果が得られ
る。

【００７８】以上、図５〜図１４の実施例において、図
１〜図４の動作状態検出手段１００の具体的実施例につ
いても述べた。次に１００の出力信号によって、情報保
持動作状態の消費電力を低減する具体的な実施例を、Ｍ
ＯＳのダイナミック形メモリでかつアドレスマルチプレ
ックス方式のメモリを例にして説明する。なお、本発明
の適用範囲はこれに限定されず、以下の実施例において
も前に述べたように各種の形式のＬＳＩチップに適用可
能である。

【００７９】図１５は、本発明をアドレスマルチプレッ
クス方式のＭＯＳダイナミックメモリに適用した実施例
である。

【００８０】さて、ＭＯＳダイナミックメモリでは良く
知られているように、メモリセル内の記憶容量に蓄積さ
れた情報電荷が時間の経過と共に消滅するため、一定の
周期で再書き込み動作を行なう必要がある。これがいわ
ゆるリフレッシュ動作であり、本発明の情報保持動作状
態においても本動作が必要である。アドレスマルチプレ
ックス方式とは、たとえば、メモリセルが行と列の２次
元状に配置されたメモリにおいて、行指定アドレスと列
指定アドレスを同一の信号線上に時間帯を分けて多重化
して外部から入力し、ＬＳＩ全体の入出力ピン数の低減
を図る方式である。これらの詳細は、特願昭５６−２８
１０９号などに述べられている。

【００８１】図１５において１はメモリＬＳＩチップ、
３は電源配線であり、Ｖ_INTはその電圧を示している。
３に外部からＶ_EXTもしくはバッテリバックアップ用の
Ｖ_BTが印加される。４は接地線であり、一般にＶ_SS（０
Ｖ）が外部から印加される。１００は３の電圧変化を検
出して、メモリＬＳＩチップの動作状態を検知する回路
であり、前に述べた各種の実施例が適用できる。３００
はメモリＬＳＩチップ内に内蔵された基板電圧発生回路
である。この基板電圧はメモリＬＳＩの動作性能（動作
速度など）を良くするために印加するものであるが、場
合によっては外部から与えたり、あるいは内部でそのま
ま接地電位としても良い。この場合は３００は不要にな
る。７００はメモリセルが行、列の２次元状に配置され
たメモリアレー部であり、行選択デコーダ８００によっ
て選ばれた任意の行選択８０ｉと列選択デコーダ９００
によって選ばれた任意の列選択線９０ｉの交点によって
指定されたメモリセルが読み出し、書き込み回路４３
０、データ入力バッファ回路４４０、データ出力バッフ
ァ回路４５０などを介して、外部のＤ_in，Ｄ_outと信号
の授受を行なう。４００は外部からの書き込み制御信号
ＷＥにより、書き込み動作に必要な内部クロック信号を
発生する回路である。４１０は列選択制御信号ＣＡＳに
よって、主として上に述べた列選択動作に係わる内部ク
ロック信号を発生する回路である。４２０はＣＡＳと行
選択制御信号ＲＡＳの位相を比較して、後で述べるリフ
レッシュ用の信号φ_fを発生する回路である。通常の動
作時はＲＡＳがＣＡＳに先行して入力されるので（いず
れの信号も“１”から“０”になる）、一般にＣＡＳが
ＲＡＳより先行して入力された場合にリフレッシュして
動作と判断してφ_r0を発生する。５００はＲＡＳによ
り、主として行選択動作に係わる内部クロック信号を発
生する回路である。一般にアドレスマルチプレックス方
式のメモリでは、行選択線（一般にはワード線）８０１
−８０ｎを順次（順番は任意）、アドレスバッファ４６
０の出力信号と行選択デコーダによって選択して動作さ
せることによってリフレッシュ動作が行なわれる。した
がって、リフレッシュ動作時には主として５００の回路
のみを動作させるだけでよい。

【００８２】６００，６１０，６２０はそれぞれ、リフ
レッシュ制御回路、６００の指示にしたがい一定の時間
ｔ_f毎に信号φ_fを発生するリフレッシュタイマ、および
アドレスカウンタであり、オートリフレッシュ（Ａutom
atic Ｒefresh）、セルフリフレッシュ（Ｓelf Ｒefres
h）の各リフレッシュ動作を行なう。

【００８３】オートリフレッシュはリフレッシュ動作の
起動は外部の指示に従って行なうが、リフレッシュアド
レスは内部アドレスカウンタによって自動的に発生され
る動作モードである。これに対し、セルフリフレッシュ
は、リフレッシュ動作の起動、リフレッシュアドレスの
発生共にメモリＬＳＩチップ内で自動的に行なう。これ
らの動作は外部からのリフレッシュ信号ＲＥＦもしく
は、前述した４２０の出力φ_r0により制御される。

【００８４】すなわち、オートリフレッシュではＲＥＦ
（一般に高電圧→低電圧に変化）もしくはφ_r0が入力さ
れる毎に、φ_rを発生してリフレッシュ動作時に必要な
５００を動作させると同時に、内部のアドレスカウンタ
６２０により内部で自動的にリフレッシュ用アドレスＡ
ｉ′を発生して、外部アドレス信号Ａｉのかわりに４６
０に入力し、Ａｉ′にしたがって、８０１〜８０ｎを順
次選択動作させリフレッシュ動作を行なう。セルフリフ
レッシュは上記のリフレッシュアドレスの内部発生に加
えて、リフレッシュタイマにより一定時間ｔ_f毎に発生
される信号φ_fにより、内部で自動的にリフレッシュ動
作の起動が行なわれる。オートリフレッシュとセルフリ
フレッシュの外部からの指示は、一般にＲＥＦ信号のあ
る状態（一般に低電圧状態）の継続時間によって区別さ
れ、継続時間がある一定時間以上になるとセルフリフレ
ッシュ動作を行なうようになっている。これらの詳細は
電子技術，第２３巻，第３号などに述べられている。

【００８５】さて、以上のような構成のメモリにおい
て、本発明では、図１の実施例でも述べたように、３の
電圧変化を１００によって検出し、動作状態の変化を検
知する。これによって、たとえば外部電源の停電などに
より、情報保持動作に入ったことが検知されると、６０
０，６１０，６２０などの回路を起動し、前に述べたセ
ルフリフレッシュ動作と同様の動作により、メモリセル
内の情報が消滅するのを防止する。このとき、本発明に
おいては、前に述べたと同様に情報保持動作に必要な回
路のみに必要最小限の電力を供給し、その他の回路への
電力供給は停止する。したがって、リフレッシュ動作に
主として関係のない、４００，４１０，４３０，４４
０，４５０，９００などの回路は原則として動作を停止
させる。

【００８６】さらに、情報保持動作に必要な回路におい
てもその消費電力を極力低減させる。すなわち、前にも
述べたように、各回路の性能は通常動作時に必要な性能
に合せて設定してあるので、情報保持動作だけのために
は動作速度が速すぎるなどのように、性能が過剰になっ
ている。この性能を情報保持動作に必要な最小限に低減
する。たとえば、５００の回路は動作速度を情報保持動
作に適切な速度にして、低消費電力化を図る。また、基
板電圧発生回路の動作を停止して、基板電位を接地電位
（０Ｖ）にしたり、あるいは起動能力を小さくして低消
費電力化を図る。さらに特願昭５８−９９３４１号に述
べられたと同様にリフレッシュ動作の回数も通常動作時
より少なくして、低消費電力化を図る。たとえば、電子
技術，第２３巻，第３号に述べられている６４Ｋビット
ダイナミックメモリなどでは、リフレッシュ時間ｔ_ref
２ｍｓ、リフレッシュサイクルＮ_ref１２８サイクルが
一般的な仕様になっているが、これは２ｍｓの間に１２
８回のリフレッシュ動作が必要なことを意味する。した
がって、平均的にｔ_f＝ｔ_ref／Ｎ _ref〜１５μｓに１回
の割合で、リフレッシュタイマ６１０から信号φ_tを発
生して、リフレッシュ動作をする必要がある。ｔ_fの値
は、ＬＳＩチップの内部温度Ｔｊの上昇と共に小さくす
る必要があり、Ｔｊが３０℃変化すると約１桁ｔ_fを小
さくする必要のあることが実験的に分っている。上記の
仕様は通常の動作状態における最悪条件を考慮して決め
てある。すなわち、ＬＳＩチップを使用する周囲温度Ｔ
ａが最高（一般に７０℃）、ＬＳＩチップの消費電力Ｐ
ｄが最大の条件で定めてある。このときのＴｊはたとえ
ばＴａ＝７０℃，Ｐｂ＝３００ｍＷとすると、

【００８７】

【数４】

【００８８】ここで、θ_jaはＬＳＩチップパッケージの
熱抵抗であり、通常のセラミック形パッケージではθ _ja
〜１００℃／Ｗ程度である。

【００８９】以上のように、最悪条件でＴｊ〜１００℃
になり、この値を基に上記ｔ_fは定めてある。

【００９０】さて、本発明における情報保持状態におい
ては、消費電力の低減を目的としており、この状態で
は、Ｐｄ＜１ｍＷとすることが充分可能であり、そのた
めに、上記Ｔｊの値はたとえ外部電源が故障してもＴａ
は７０℃の高温であるとしても、式（４）から明らかな
ように、通常の動作状態よりも、Ｔｊは約３０℃低くな
り、したがって、ｔ_fも約１桁長くできる。すなわち、
単位時間当りのリフレッシュ動作回数を約１桁少なくで
きるわけである。なお、情報保持動作状態においては、
ＬＳＩチップを使用する電子装置全体も動作停止状態に
あるのが一般的であり、そのためＴａも７０℃以下にな
ると考えてよい。したがって、ｔ_fの値はさらに長くし
ても良い。本発明においては、上記を利用して、情報保
持状態においては、リフレッシュタイマから発生するφ
_fの時間間隔ｔ_fを通常動作時より、約１桁以上長くし
て、リフレッシュ動作の回数を低減し、低消費電力化を
図る。また、さらに本発明では、情報保持動作状態にお
いては、メモリアレー部７００の動作電圧の一部を他の
回路より高くして動作の安定化を図る。

【００９１】なお、本実施例においては、動作状態の変
化を、３の電圧変化によって検出する方法について述べ
たが、前にも述べたように外部から指示する方法も可能
であり、たとえば、リフレッシュ動作の説明で述べた、
ＲＡＳとＣＡＳの位相差によってφ_r0を発生する方法
や、ＲＥＦの信号を入力する方法で代用することもでき
る。すなわち従来の技術でのセルフリフレッシュ指示を
本発明での動作状態変化の指示として用いるわけであ
る。また、ここで、ＲＡＳとＣＡＳの位相差によってφ
_r0を発生する方法と、ＲＥＦの信号を入力する方法は、
ほぼ同一機能であるため、一般にどちらか一方の方法を
備えれば良い。たとえば、状態変化の検出は１００で行
ない、ＲＡＳとＣＡＳの位相差によってφ_r0を発生し、
従来のオートリフレッシュ動作を指示し、ＲＥＦの入力
を無くす構成も可能である。このとき、セルフリフレッ
シュ機能を設けても良いが、本発明の情報保持動作状態
がほぼセルフリフレッシュ動作に対応するので、省いて
もよい。

【００９２】以上述べた本実施例によれば、情報保持動
作状態における消費電力を大幅に低減できる。

【００９３】以下、本実施例の各部の具体例を他の実施
例によって詳述する。なお、以下の実施例ではメモリの
構成素子としてＮチャネル形ＭＯＳトランジスタを想定
して説明するが他のＰチャネル形ＭＯＳトランジスタ、
あるいはＰ，Ｎ両チャネル形、さらにはバイポーラ形ト
ランジスタ、およびＭＯＳ形とバイポーラ形の組合せな
どを構成素子とする場合にも適用できる。

【００９４】図１６は、低消費電力化の一実施例であ
り、図１５の５００の回路の低消費電力化を例にして説
明している。

【００９５】一般に５００の回路は同図に示すように、
ＰＧ１〜ＰＧ３などの複数のダイナミック形パルス発生
回路の従属接続から構成される。このパルス発生回路Ｐ
Ｇの回路構成および動作の一例は、昭和５４年度電子通
信学会半導体・材料部門全国大会No.６９に記載されて
いる。Ｖ_INT1〜Ｖ_INT3は各ＰＧの電源電圧を示してお
り、一般にはチップ内の共通の電源電圧Ｖ_INTに接続さ
れる。

【００９６】さて、本発明では前にも述べたように、情
報保持動作だけのためには、動作速度が速すぎるのを、
本動作状態に適切な速度にして（遅くして）、低消費電
力化を図る。すなわち、一般の回路においては、回路の
信号遅延時間ｔ_Pdと消費電力Ｐｄの積が、ほぼ一定であ
ることを利用する訳である。このため本実施例では、低
消費電力化したい回路の電源、たとえばＰＧ２の電源電
圧Ｖ_INT2を他の回路の電源電圧より下げ、低消費電力化
を図る。また、別の手段としては、情報保持状態では、
たとえばＰＧ２の回路定数を内部で切換え、ｔ_Pdを大き
くしてＰｄを小にする。また、さらに別の手段としては
同図破線で示すように、消費電力の小さいＰＧ２′を用
意しておき、情報保持動作状態では、ＳＷ５０２、ＳＷ
５０２′，ＳＷ５０３，ＳＷ５０３′のスイッチによっ
て、動作させる回路をＰＧ２からＰＧ２′に切換えて低
消費電力化を図る。

【００９７】以上述べた実施例により、５００の回路の
低消費電力化が可能になる。なお、本実施例の適用範囲
は、５００のみに止まらず、他の同様の回路においても
適用可能である。

【００９８】さて、一般に図１６に示した回路は大半が
ダイナミック形回路になっている。したがって、入力５
０１、もしくは６０２に信号が入力されて、回路が動作
する時のみしか電力を消費しないようになっている。し
かし、ＰＧ１の回路だけは外部からの信号ＲＡＳ￣￣￣
が、任意の時刻に入力されてもただちに応答して動作で
きるように、常に電力を消費する待機状態にしてある。
すなわち、ＰＧ１はスタテイック形の回路となっている
わけであるが、本発明の情報保持状態では、前にも述べ
たように単位時間当りのリフレッシュ回数を通常の動作
状態より、約１／１０以下にできるので、このＰＧ１の
低消費電力化が特に重要になる。次にこの具体的実施例
について説明する。

【００９９】図１７は、図１６のＰＧ１の低消費電力化
のための一実施例である。

【０１００】同図はＰＧ１の入力初段部の回路構成を示
している。同図で、ＳＷ５１１とＳＷ５１５，ＳＷ５１
２とＳＷ５１６はそれぞれ動作状態によって、連動して
動作するようになっており、通常動作状態では前者が、
情報保持状態では後者がそれぞれオンするようになって
いる。したがつて、通常動作状態では、Ｒ₅₁₁を負荷抵
抗、ＲＡＳ￣￣￣、φ_rを入力とするＮＡＮＤ回路が、
情報保持動作状態ではφ_rを入力とするインバータ回路
が構成される。すなわち、通常動作状態では、外部から
の入力ＲＡＳ￣￣￣あるいは、図１５のリフレッシュ制
御回路の出力φ_rのいずれかが、高電圧（“１”）から
低電圧（“０”）に変化したときに、出力φ_ROが高電圧
となり、ＰＧ１以降の動作を開始する。したがって、こ
の状態では前に説明したと同様に、通常のメモリ動作に
加え、オート，セルフの各リフレッシュ動作が可能にな
る。一方、情報保持動作状態では、φ_rが低電圧になっ
たときに、出力φ_ROが高電圧になり、ＰＧ１以降の動作
を開始し、前に述べたリフレッシュ動作を行なう。この
状態においては、ＲＡＳ￣￣￣の入力はＳＷ５１５によ
って切り離されているので、外部電源の故障などでメモ
リの駆動回路も停止し、ＲＡＳ￣￣￣の信号の電圧が不
安定になったとしても、その影響を受けることはない。
この回路方式は、他の４００，４１０，６００などの外
部から直接信号が入力される回路においても有効に使え
る。

【０１０１】さて、本実施例において、通常動作時の消
費電力Ｐｄ₀、情報保持動作時の消費電力Ｐｄ₁はそれぞ
れ、Ｐｄ₀∝Ｖ_INT ²／Ｒ₅₁₁，Ｐｄ₁∝Ｖ_INT ²／Ｒ₅₁₂とな
る。したがって、Ｒ₅₁₁＜Ｒ₅₁₂としておけば、情報保持
動作時の消費電力を低減できる。なお、回路の信号遅延
時間は、その分だけ大きくなるが（ほぼ負荷抵抗に比
例）、情報保持動作では、高速動作は余り要求されない
ので特に問題無い。

【０１０２】以上、述べたように本実施例により、低消
費電力化が可能となる。また、さらに外部電源の停電時
に、外部入力信号の電圧が不安定になってもその影響を
防止できる。なお、本実施例においては、ＰＧ１を例に
して説明したが、その他の回路、たとえば、図１６のＰ
Ｇ２〜ＰＧ３などの低消費電力化にも本実施例がそのま
ま適用できる。すなわち、各回路においてその負荷抵抗
を本実施例と同様にスイッチによって切り換えるように
すれば良い。また、ここで各々の負荷抵抗はたとえばＭ
ＯＳトランジスタなどの能動素子で置き換え、そのオン
抵抗を利用することも可能である。このように能動素子
を用いる場合には、スイッチと抵抗を兼ねることが可能
で、また抵抗値の異なる２個の抵抗を切換える方式でな
く、能動素子の動作条件を変えることによって、そのオ
ン抵抗値を制御することも可能である。また、さらに本
実施例では切換え可能な場合の数を２としているが、さ
らに切換えの場合の数を増やすことも可能である。

【０１０３】図１８（Ａ）は、図１７よりさらに低消費
電力化を可能とする他の実施例を示し、図１８（Ｂ）は
そのタイミング信号波形を示す。前実施例では、負荷抵
抗の切り換えによって低消費電力化を図った。本実施例
ではこれに加えて、電源から接地に向かって定常的に流
れる電流をほとんど０にして、大幅な低消費電力化を図
る。

【０１０４】図１８（Ａ）において、Ｑ₅₁₇，Ｑ₅₂₀はそ
れぞれ図１７の負荷抵抗Ｒ₅₁₁，Ｒ₅₁₂をＭＯＳトランジ
スタで置き替えたものであり、一般にＱ₅₂₀のオン抵抗
はＱ₅₁₇のそれに比べ大きくしておく。Ｃ₅₁₇，Ｃ₅₂₀は
ノード５１３の電位上昇をノード５１７，５２０に正帰
還させて、φ_r0の立ち上り速度を高速化するための容量
であり、いわゆるブートストラップ形の回路を形成して
いる。Ｑ₅₁₈，Ｑ₅₂₁はＣ₅₁₇，Ｃ₅₂₀のプリチャージとブ
ートストラップ動作時に、ノード５１７−５１９，５２
０−５２２の間を電気的に切断し、ブートストラップに
よる正帰還効率を上げるためのＭＯＳトランジスタであ
る。これらの動作の詳細は、特公昭５６−４９０２１号
に記載されており、そこには、図１８のＱ₅₁₈，Ｑ₅₂₁の
ゲート電圧Ｖ_Gは、それぞれの入力電圧φ_BC￣，φ_rpの
“１”状態の電圧（高電圧）より、約ＭＯＳトランジス
タのしきい電圧分だけ高い電圧にすれば、最も効率の良
い動作が可能となり、その電圧の発生法についても記載
されている。

【０１０５】さて、本実施例において、通常動作の状態
では、φ_BC￣は高電圧（“１”）であるから、Ｑ₅₁₅，
Ｑ₅₁₇ともにオンとなり、図１７と同様に動作する。一
方、情報保持状態では、φ_BCが高電圧（“１”）である
から、Ｑ₅₁₆がオンになる。このとき、Ｑ₅₂₀のゲートは
φ_rが低電圧になる直前に高電位になるφ_rpによってプ
リチャージされてオンとなり、Ｖ_INTから接地に向かっ
て電流Ｉ_DCが流れ出す。次いでφ_rが低電圧になると、
Ｑ₅₀₂がオフになり、φ_R0が高電圧になる。したがっ
て、本実施例ではＩ_DCが、わずかの時間、Δｔの間しか
流れないので大幅な低電力化が可能になる。これは情報
保持状態ではφ_rが内部のリフレッシュタイマ（図１５
の６１０）の出力φ_fによって発生されるために、φ_rに
先立ってφ_rpの如き信号を予め発生できるからである。

【０１０６】今、情報保持動作状態におけるリフレッシ
ュ動作の周期ｔ_f（φ_rの発生周期に等しい）を図１５で
述べたように、約１５０μｓ程度まで長くできたとし、
かつΔｔを１０ｎｓと仮定するとＩ_DCの流れる時間を図
１７の約１／１０⁴以下に低減でき、図１７の負荷切換
えによる低電力化に加えて、大幅な低電力化が可能にな
る。

【０１０７】なお、本実施例において、ノード５２２に
φ_rpの替わりにφ_BCを入力して図１７の負荷抵抗をＭＯ
Ｓトランジスタでそのまま置き替えただけの構成にする
ことも可能である。本実施例では、図１７と同様にＱ
₅₂₀のオン抵抗をＱ₅₁₇より大きくした例について述べた
が、両者のオン抵抗を等しくしたとしても、前にも述べ
たように、消費電力を従来の１／１０⁴以下に小さくで
きる。またここで、φ_rは通常動作のオート、あるいは
セルフリフレッシュのときにも発生する。したがって、
φ_rpをφ_rと同期して常に発生すると、Ｑ₅₂₀が通常動作
時にもオンとなるが、Ｑ₅₂₀のオン抵抗をＱ₅₁₇に比べ大
きくしておけば、通常動作時の消費電力が大きくなるな
どの問題は軽減できる。なお、φ_rpをφ_BCが高電圧にあ
るときのみに発生するようにしておけば、たとえＱ₅₂₀
とＱ₅₁₇のオン抵抗を等しくしたとしても、消費電力増
大などの問題は完全に解決できる。また、Ｑ₅₁₇と
Ｑ₅₂₀、Ｑ₅₁₈とＱ₅₂₁を共通化し、φ_BC￣とφ_rpのＯＲ
（論理和）信号をプリチャージ信号として入力すること
もできる。

【０１０８】図１９は図１５で説明した基板電圧発生回
路３００の低消費電力化のための具体的実施例の一つで
ある。

【０１０９】一般に基板電圧発生回路は、１９７６年ア
イ・エス・エス・シー・シー・ダイジェスト・オブ・テ
クニカル・ペーパーズ第１３８頁−第１３９頁（１９７
６ＩＳＳＣＣＤＩＧＥＳＴ of ＴＥＣＨＮＩＣＡＬ
ＰＡＰＥＲＳ，ｐｐ１３８−１３９）などに記載され
ているように、チャージパンプの原理により、電源電圧
と逆極性の電圧を発生する。

【０１１０】同図で３１１は、リングオシレータ回路な
どから構成される発振回路であり、チャージパンプ信号
φ_BBを発生する。Ｃ_BBはチャージパンプ容量Ｑ_BB1は直
流再生用、Ｑ_BB2は整流用ＭＯＳトランジスタである。
また、Ｉ_BBはＬＳＩチップ内の回路全体で発生する基板
電流を模式的に示したものであり、一般に基板電圧発生
回路の電流駆動能力Ｉ_outはＩ _out＞Ｉ_BBでなければなら
ない。これらの動作の詳細は上記文献に述べられてい
る。

【０１１１】さて、本発明における情報保持状態では、
ＬＳＩチップは大半が動作を停止した状態にあるため、
ＬＳＩチップの基板電流は極めて小さくなり、基板電圧
発生回路の電流駆動能力Ｉ_outを小さくしても、ＬＳＩ
チップ全体の動作に支障はない。このＩ_outと基板電圧
発生回路の消費電力Ｐｄ_BBはほぼ比例関係にあるため、
このＩ_outを小さくしてＰｄ_BBを低減することができ
る。

【０１１２】Ｉ_outは一般に次式で表わされる。

【０１１３】

【数５】

【０１１４】ここで、Ｖφ_BBはφ_BBの電圧振幅、ｆ_BBは
φ_BBの周波数である。

【０１１５】したがって、本実施例では、情報保持状態
ではＶφ_BBの値を小さくして、Ｐｄ_BBを小さくする。こ
のＶφ_BBの値を小さくする方法は種々あるが、たとえ
ば、回路の動作電圧Ｖ_INTBを低くすれば良い（一般に通
常動作状態ではＶ_INTB＝Ｖ_INT）。このＶ_INTBを低くす
る手段としては、たとえば、特願昭５６−１６８６９８
号、特願昭５７−２２００８３号などに記載されている
回路により、ＬＳＩチップ全体の動作電圧Ｖ_INTより低
い電圧を発生して、動作状態によってＶ_INTとその低い
電圧を切り換えて使えばよい。またさらにＰｄ_BBを小さ
くするためにｆ_BBを小さくしてもよい。そのためには、
たとえば上に述べた動作電圧を低くする方法を用いれば
よいるあるいは、３１１内のｆ_BBを決める回路の時定数
を、後述する図２３、図２４のような方法で制御すれば
よい。また、あるいは３１１がインバータを複数個リン
グ状に縦続接続したリングオシレータで構成されている
場合には、図１７、図１８のようにインバータの負荷抵
抗を切り換えて、ｆ_BB（インバータの遅延時間で決ま
る）、Ｐｄ_BBを制御してもよい。また、さらにＰｄ_BBを
小さくする方法としては、複数のＣ_BBを用意しておき、
これを動作状態によって切り換えて使用するようにして
もよい。

【０１１６】以上、基板電圧発生回路の低消費電力化に
ついて述べたが、場合によっては、基板電圧発生回路の
動作を情報保持状態では停止し、Ｖ_BB＝０Ｖとして、消
費電力を完全に０にすることも可能である。そのために
は、図１９のように３１１の接地線（電源線側でもよ
い）にＱ_BB3を設け、これをφ_BC￣でオフにして、電力
供給を停止すればよい。このとき、出力３１６は、Ｑ
_BB4で接地電位（０Ｖ）に固定する。このようにＶ_BB＝
０Ｖとすると、ＬＳＩチップ内の拡散層容量Ｃｊが大き
くなり（Ｃｊは拡散層−基板間電圧のほぼ平方根に逆比
例する）、動作速度が遅くなるなどの問題を生じるが、
前にも述べたように、情報保持状態では特に高速で動作
する必要はないので問題ない。また、Ｖ_BB＝０Ｖにする
と外部からＬＳＩチップの入出力ピンなどを介して、電
源電圧と逆極性の雑音が入力された場合に、メモリセル
に記憶された情報が消滅する可能性があるが、そのよう
な場合には、ＬＳＩチップを作成するシリコン基板とし
て、比抵抗の充分小さいシリコン基板を用いて、基板抵
抗を小さくし上記雑音が入力されたとしても直ちに接地
線に吸収できるようにしておけばよい。なお、比抵抗が
小さすぎると、そこに形成するＭＯＳトランジスタのし
きい電圧が高すぎるなどの特性上の問題を生じるが、そ
のような場合には、ＭＯＳトランジスタの作成に適した
比抵抗のシリコン層を上記低比抵抗シリコン基板上に形
成した。たとえばエピ形シリコン基板などを用いればよ
い。

【０１１７】以上述べたように本実施例により、情報保
持状態における基板電圧発生回路の消費電力を低減でき
る。

【０１１８】図２０は基板電圧発生回路の低消費電力化
のための他の一実施例である。

【０１１９】本実施例では、同図に示すように、電流供
給能力の異なる、したがって消費電力の異なる複数の基
板電圧発生回路３０１〜３０ｎを用意しておく。これら
の動作を図７、図１１、図１４などにより、発生される
φ_BC1〜φ_BCnの反転信号φ_BC1￣〜φ_BCn￣の信号によ
り、たとえば図１５のＶ_INTの変化に応じて、順次制御
（動作の開始／停止を制御）する。これにより、電源電
圧の変化に応じて、電流供給能力を最適化できる。

【０１２０】図２１は、基板電圧発生回路の低消費電力
のための、さらに別の実施例である。

【０１２１】同図に示すように、情報保持状態では図１
９と同様、φ_BC￣によって３１１の回路動作を停止する
が、リフレッシュ動作時に発生するφ_rをチャージパン
プ信号として用い、Ｖ_BBを発生する。ここで、φ_rの周
期ｔ_fは、一般にｔ_f＞１／ｆ_BBの関係にあることは言う
までもない。

【０１２２】したがって、本実施例は前に述べたｆ_BBを
低くする実施例の一つの具体例ともなっている訳であ
る。

【０１２３】同図（Ｂ）にその動作の概要を示してい
る。φ_BC￣が高電圧、すなわち通常動作状態では、φ_BB
のチャージパンプによってＶ_BBが発生される。φ_BC￣が
低電圧になって、情報保持状態になると３１１は動作は
停止し、φ_rのチャージパンプによつてＶ_BBが発生され
る。このときφ_rが低電圧になった直後の基板電圧Ｖ_BB1
の絶対値は、一般に、

【０１２４】

【数６】

【０１２５】となる。ここで、Ｖφ_rはφ_rの電圧振幅、
Ｖ_TBB1′，Ｖ_TBB2′はそれぞれＱ_BB1′，Ｑ_BB2′のしき
い電圧である。これらの詳細については実願昭５４−８
２１５０号に記載されている。その後はＬＳＩチップ全
体の基板電流によって徐々に０Ｖに接近しＶ_BB2とな
る。しかし、情報保持状態においては、大半の回路は動
作を停止としているため、基板電流は極めて小さく、上
記、Ｖ_BBの低下はほとんど問題にならない。このＩ_BBが
大きくなると式（６）で示した｜Ｖ_BB1｜の値も小さく
なるが、同式ではＩ_BBは無視できるほど小さいとして考
えている。なお、同図（Ｂ）では、情報保持状態のＶ_BB
を平均的に、通常動作状態より低く（絶対値）示してい
るが、これは電源電圧が情報保持状態では低くなってい
ることを想定したためである。

【０１２６】以上述べた実施例によれば、基板電圧発生
回路の消費電力を大幅に低減して、かつ一定の基板電圧
を得ることが可能になる。

【０１２７】なお、φ_rは通常動作状態のオート、セル
フリフレッシュ時にも発生されるため、したがって、そ
の状態でもチャージパンプ動作を行なう。前にも述べた
ように、φ_BBの周期１／ｆ_BBとφ_rの周期ｔ_fとでは、１
／ｆ_BB＜ｔ_fであるため特に問題とならないが、何らか
の支障を生じる場合には図１８のφ_rpと同様に、φ_BCが
高電圧のときのみ発生するような信号を用いればよい。

【０１２８】図２２は、図２１のさらに好適な実施例の
一つであり、情報保持動作状態の基板電圧をより高く
（絶対値）することが可能になる。

【０１２９】図２１において、Ｖ_BB1の絶対値は式
（６）に示したように、Ｖφ_rよりＶ_TBB1′とＶ_TBB2′
の和だけ低くなる。これはドレインとゲートを接続した
ダイオード接続のＭＯＳトランジスタでは、ドレイン−
ソース間にしきい電圧に等しい順方向電圧を生じるため
である。したがって、本実施例においては、Ｑ_BB1′の
ゲートにφ_rとほぼ同相のφ_r′を印加して、Ｑ_BB1′を
完全にオン状態にして、上記の順方向電圧を等価的に０
Ｖとする。したがって、本実施例によれば

【０１３０】

【数７】

【０１３１】とすることができ、たとえば電源電圧Ｖ
_INTがバッテリバックアップ動作時（もちろん情報保持
状態）に低くなった場合に、動作可能な下限の電圧を図
２１に比べさらに低くすることができる。

【０１３２】なお、本実施例においてφ_rが高電圧から
低電圧に変化する時、すなわちチャージパンプによって
負電圧を発生する時点では、Ｑ_BB1′は完全にオフ状態
となるようにφ_r′の位相を設定する必要がある。その
ためには、φ_r′φ_pよりわずかに早い時間に、低電圧に
すればよい。したがって、図１８のφ_rpの反転信号の如
き信号を用いればよい。

【０１３３】図２３は図１５の実施例において述べた、
情報保持状態における、リフレッシュの同期ｔ_fを通常
動作状態より長くするための具体的実施例である。

【０１３４】上記のｔ_fは図１５のリフレッシュタイマ
６１０によって定まる。したがってｔ_fを変えるには６
１０内の時定数を制御すればよい。時定数回路は一般に
図２３の如き構成となる。ここで抵抗、容量は能動素子
で代用されてもよい。抵抗はＭＯＳトランジスタ、バイ
ポーラトランジスタなどのオン抵抗を用いてもよいし、
容量はＭＯＳトランジスタのゲート容量（いわゆる反転
層容量）であってもよい。

【０１３５】図２３の回路で、情報保持状態ではＳＷ６
１２はオフ、ＳＷ６１８はオンとする。各状態における
ｔ_fは通常動作状態ｔ_f1∝τ₁＝Ｒ₆₁₃・Ｒ₆₁₄・Ｃ₆₁₃／（Ｒ
₆₁₃＋Ｒ₆₁₄）情報保持状態ｔ_f2∝τ₂＝Ｒ₆₁₃・（Ｃ₆₁₃＋Ｃ₆₁₈）と
なり、τ₂／τ₁が所望とするｔ_f2／ｔ_f1の比になるよう
に各定数値を設定しておけばよい。

【０１３６】すなわち、本実施例により任意のｔ_fを得
ることができる。なお、本実施例は前に述べた基板電圧
発生回路の発振周波数を制御する手段としても使用でき
る。

【０１３７】図２４は図２３で述べた時定数回路が、ス
イッチにキャパシタ方式の回路で構成された場合の実施
例である。

【０１３８】同図に示すような回路では、ＳＷ６１６，
ＳＷ６１７を交互にオン，オフしてＣ₆₁₆とＣ₆₁₃の電荷
分割により、６１２の信号を６１３に転送する。このよ
うな回路の時定数τ_sは

【０１３９】

【数８】

【０１４０】で与えられる。ここでｔ_sはＳＷ６１６，
ＳＷ６１７のオン，オフの周期である。上記の詳細
は、アイ・イー・イー・イー・トランスアクションズ・
オン・サーキッツ・アンド・システムズＶＯＬ．ＣＡＳ
−２５，No.７，１９７８年７月，第４９０頁〜第４
９７頁（ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮ
ＣＩＲＣＵＩＴＳＡＮＤＳＹＳＴＥＭＳ，ＶＯＬ．
ＣＡＳ−２５，No.７，ＪＵＬＹ１９７８，ｐｐ４９
０〜ｐｐ４９７）などに記載されている。

【０１４１】式（７）から明らかなように、本実施例に
おいても、ＳＷ６１８などを用いて、動作状態に応じて
容量値を制御したり、あるいはｔ_sの値を変えることに
より、各動作状態のｔ_fを任意に設定できる。

【０１４２】図２５は、図４の実施例を図１５のダイナ
ミックメモリに適用した具体例である。

【０１４３】同図でＭＣはメモリセルであり、容量ＣＭ
に情報電荷が蓄えられる。このときＣＭの端子電圧Ｖ_M
の最大値Ｖ_Mmaxは、ワード線の電圧Ｖ_W、データ線の電
圧Ｖ_D，Ｑ_Mのしきい電圧Ｖ_TMとすると、およそＶ_W−Ｖ
_TMあるいはＶ_Dのいずれか低い方の電圧で決まる。Ｖ
_Mmaxが大きいほど蓄積電荷は大きくなるので、Ｖ_W−Ｖ _T
＞Ｖ_Dのようになっている方が望ましい。これは、本発
明による情報保持状態において、電源電圧Ｖ_INTが、通
常動作状態より低くなった場合に重要である。したがっ
て、本実施例では、情報保持動作時に、ワード線電圧を
高くする具体例を示している。

【０１４４】図２５で２１０は電圧昇圧回路であり、φ
_BCが高電圧、すなわち情報保持状態では、φ_Wの電圧Ｖ_W
を通常動作時より高くして出力する機能を有する。

【０１４５】本実施例により、たとえばバッテリバック
アップ動作などで、電源電圧が低くなったとしても安定
に情報を保持することが可能になる。なお、同図でφ_W0
はφ_Wの原信号である。

【０１４６】図２６は図２５のさらに具体的な実施例の
一つである。

【０１４７】同図で２１３はφ_inを入力としてＷの駆動
信号φ_Wを発生する回路であり、たとえば図１６で示し
た如きダイナミック形パルス発生回路などで構成され
る。２１４はτ_dの遅延時間を有する遅延回路である。
２１６はＡＮＤ回路である。Ｃ_WPはワード線の寄生容
量、Ｃ_WBはワード線電圧昇圧用の容量である。

【０１４８】動作の詳細を同図（Ｂ）を参照しながら説
明する。

【０１４９】φ_inが入力されるとφ_Wが発生される。こ
の時の電圧Ｖ_W1は一般にＶ_INTに等しい。そのτ_d時間後
にφ_Wdが２１５に現われる。このとき、φ_BCが低電圧、
すなわち通常動作状態では２１６の出力は低電圧のまま
となり、φ_WはＶ_W1の電圧を継続する。一方、φ_BCが高
電圧、すなわち情報保持状態では、２１６のＡＮＤ回路
が動作し、φ′_Wdが出力される。その結果Ｃ_WBの容量結
合により、φ_Wの電圧が上昇する。この時の上昇分Ｖ_W2
は、φ′_Wdの電圧振幅をＶ_INTとすると、

【０１５０】

【数９】

【０１５１】となり、たとえばＣ_WB＝Ｃ_WPのようにして
おけばＶ_W2はＶ_INTの約１.５倍に昇圧されることにな
る。

【０１５２】以上、述べた実施例により、容易に情報保
持動作時の電圧を昇圧できる。

【０１５３】さてここで２１４の遅延回路は、効率よく
昇圧する目的でφ_WのＶ_W1がほぼＶ_INTと等しくなるのを
まって、φ′_Wdを発生するための回路である。上記遅延
時間τ_dはワード線自体に信号遅延が存在する場合に重
要になる。次にワード線に信号遅延がある場合に好適な
実施例を説明する。

【０１５４】図２７は図２６において、ワード線に信号
遅延がある場合に好適な実施例の一つである。すなわち
本実施例では、ワード線の信号遅延そのものを、図２６
の遅延回路の替りに用いる。

【０１５５】同図で７１０はメモリセルＭＣが２次元状
に配置されたメモリセルアレー、Ｄ ₁，Ｄ₁￣〜Ｄ_n，Ｄ_n
￣はデータ線、Ｗ₁〜Ｗ_nはワード線、Ｗ₂₀₁，Ｗ₂₀₂は、
ワード線と同一の時定数を有する擬似ワード線、Ｒ_Wは
ワード線の抵抗、Ｃ_WN，Ｃ_WEはワード線の寄生容量をそ
れぞれ簡単のため集中定線形式で示したものである。Ｓ
Ａはメモリセルの読み出しによって対となるデータ線た
とえばＤ₁，Ｄ₁￣間に生じる微小信号を差動増幅するセ
ンスアンプである。なお、通常この差動増幅するための
参照信号を発生するためのダミーメモリセルが各データ
線に付加されるが、ここでは簡単のため省略してある。
また、本実施例では対となるデータ線が平行して配置さ
れた、いわゆる折り返し形ビット線構成方式（folded b
it line）のメモリについて示しているが、対となるデ
ータ線がＳＡをはさんで左右に配置された、いわゆる開
放形ビット線構成方式（open bit line）でも勿論適用
可能である。８００はデコーダであり、ここではＱ₈₁₁
〜Ｑ₈₂₂のワード線駆動回路もデコーダの一部として示
している。２２１，２２２はワード線信号検出回路であ
り、入力がある一定の電圧に達したとき信号を出力す
る。すなわち、２２１はφ_W0が擬似ワード線Ｗ₂₀₂によ
って遅延し、その結果として最遠端（Ｅ）に信号が現わ
れ、その電圧がある一定の電圧に達した時点でφ_W0を昇
圧するためのφ_Wdを発生する。また、２２２は昇圧用の
信号φ′_dWがＷ₂₀₁によって上記と同様に遅延して、最
遠端（Ｅ）の電圧が一定の電圧に達したとき、ＳＡ駆動
用のφ_Sを発生する。ここで、各擬似ワード線の信号遅
延時間は、前に述べたように通常のワード線と等しく設
定してある。したがって、昇圧はワード線の遠端がほぼ
前に述べたＶ_W1に達した時点で行ない、またその昇圧し
た結果が再びワード線の遠端に達した時点でＳＡを駆動
するようになっている。

【０１５６】以下同図（Ｂ）を参照しながら、動作の詳
細を説明する。

【０１５７】φ_inが入力されるとφ_W0が出力される。こ
のとき、デコーダ８００内のＭＯＳトランジスタは、選
択されたワード線に対応するもの、およびＱ₈₀₁，Ｑ₈₂₂
がオン状態になっている。したがって、選択されたワー
ド線Ｗ_i（複数の場合もある）、および、Ｗ₂₀₂に信号が
現われる。このときそれぞれの近端部（Ｎ）には、φ_W0
とほぼ同一時間に信号が現われるが、遠端（Ｅ）には、
Ｒ_WとＣ_WN，Ｃ_WEが決まる時間で遅延し現われる。この
信号が一定の電圧値に達すると２２１でφ_Wdを発生す
る。次に図２６と同様、φ_BCが高電圧（“１”）の場合
φ_Wd′が出力される。この結果、φ_W0はＣ_WBによって昇
圧され、その波形がほぼ同時に、Ｗ_i，Ｗ₂₀₂の近端
（Ｎ）に現われる。一方、φ′_Wdの波形もＷ₂₀₁の近端
（Ｎ）にほぼ同時に現われる。それぞれの信号は再びワ
ード線で遅延した後遠端（Ｅ）に現われる。すなわち、
ワード線を昇圧した部分の波形と、φ_W′_dの波形の遅延
波形がほぼ同時にＷ_iとＷ₂₀₁の（Ｅ）に現われる。φ_BC
が高電圧のときは、Ｗ₂₀₁の（Ｅ）が一定の電圧達した
ときに、ＳＡ駆動用のφ_Sを発生する。すなわち、ワー
ド線の遠端部が充分昇圧されたのみにＳＡを駆動する。
一方、φ_BCが低電圧のときは昇圧しないので、２２２
は、Ｗ₂₀₂の（Ｅ）が一定電圧に達した時点（前に述べ
たφ_Wdの発生とほぼ同一時点）でφ_Sを発生する。

【０１５８】以上、述べた実施例によれば、ワード線の
信号遅延時間が、製造プロセスのばらつきにより、変動
したとしても、それに整合した安定な昇圧を行なうこと
ができ、情報保持状態での動作下限電圧を極めて低くす
ることができる。

【０１５９】なお、本実施例ではワード線の信号遅延を
利用して、各種の信号を発生する方法の一例について述
べたが、種々の変形方式が特願平５８−５５０１２号に
述べられており、本実施例はそのまま、それらの変形例
にも適用可能である。また、昇圧の方法についても、特
開昭５７−１７２５８７号に述べられているような各種
の方式が使用可能である。たとえば上記引例にはワード
線の昇圧を２度行なう方法が記載されているが、これを
応用して通常動作状態でもすでに昇圧されているワード
線を、情報保持状態では２重に昇圧してワード電圧をさ
らに高めることも可能である。またここではワード線の
昇圧について述べたが、他の回路についても同様に昇圧
可能である。たとえば、場合によってデータ線電圧の昇
圧を、実開昭５７−１５２６９８号に述べられているよ
うな方法によって行なうことも可能である。また、ここ
ではパルス電圧の昇圧について述べたが、直流電圧を昇
圧することも可能である。さらに、本実施例ではダイナ
ミックメモリを例題にして述べているが、前に述べたよ
うに種々の形式のＬＳＩに適用可能である。

【０１６０】図２８は前に述べた電圧の昇圧をＣＭＯＳ
形のスタティックメモリに適用した一実施例である。

【０１６１】同図でＭＣは１ビットメモリセルであり、
実際にはＭＣが２次元状に複数個配列されている。Ｄ，
Ｄ￣はデータ線、Ｗはワード線である。ＭＯＳトランジ
スタでＰを付したものはＰチャネル形、Ｎを付したもの
はＮチャネル形のＭＯＳトランジスタを示している。Ｑ
₂₃₁，Ｑ₂₃₂は電源電圧Ｖ_INTと、内部で昇圧された電源
電圧Ｖｕの切換えスイッチとして動作する。φ_BCが低電
圧、すなわち通常動作電圧ではＱ₂₃₁がオンになり、Ｖ
_INTをＭＣに供給する。φ_BC￣が低電圧、すなわち、情
報保持動作状態ではＱ₂₃₂がオンになり、ＶｕをＭＣに
供給する。

【０１６２】同図に示したフリップフロップ形のメモリ
セルでは、ＭＣに電圧を印加しておくだけで、情報は保
持され、前に述べたダイナミック形メモリのようにリフ
レッシュ動作を周期的に行なう必要はない。したがっ
て、本発明の情報保持状態では、ＭＣに電圧を印加して
おくだけでよく、一般に他の回路部への電力供給は停止
してよい。

【０１６３】さて、メモリセルは電圧を印加するだけで
情報を保持するが、バッテリバックアップ動作時などに
電源電圧が低下すると、外部からの雑音、たとえば放射
線（α粒子など）の入射などにより、情報が反転する危
険性がある。したがって、本実施例では、情報保持動作
状態では内部で昇圧したＶｕの電圧をＭＣに印加してい
る。これにより、上記の如き問題は解決できる。Ｖｕの
発生方法は種々考えられるが、たとえば特願昭５７−２
２００８３号の図２１、あるいは特願昭５８−１０５７
１０号の図１６の如き回路などを用いればよい。このと
き、Ｖｕの電流供給能力が問題になるが、図２８で示し
たようなメモリセルでは、各ノードのリーク電流に相当
する電流を供給するのみで良いのでほとんど問題になら
ない。

【０１６４】以上、図１〜図４に述べた本発明の基本概
念の具体的な実施を、主としてダイナミックメモリを例
題として説明したが、本発明の適用範囲はこれに限定さ
れず、前に述べたように種々の形式のＬＳＩに適用可能
である。

【０１６５】さて、近年ＬＳＩを構成する素子の微細化
に伴う素子耐圧の低下によって、ＬＳＩの動作電圧はそ
れにみあって低くせざるを得なくなってきている。これ
を従来と同一の電源電圧で動作させる方法として、外部
電源電圧をチップ内で降下させて、その降下させた電圧
で微細素子を動作させる方法が、特願昭５６−５７１４
３号、５６−１６８６７８号などに記載されている。

【０１６６】以下、本発明を上記の如きＬＳＩチップに
適用した実施例について説明する。

【０１６７】図２９は上に述べた、ＬＳＩチップ内に外
部電源電圧をチップ内で降下させる電圧リミッタ５を備
え、降下させた電圧ＶＬによって回路を動作させるＬＳ
Ｉチップに本発明を適用した一実施例である。

【０１６８】同図に示すように、本実施例ではたとえば
Ｖ_INTの電圧の変化によって動作状態の変化を検出する
手段１００によって発生されるφ_BC、もしくはφ_BC￣に
よって５を制御し、情報保持状態ではＶＬの値を、たと
えばＶ_INTもしくはそれ以上の値に高くし、動作の安定
化を図る。

【０１６９】本実施例により、内部で電圧を降下させて
動作されるＬＳＩチップにおいても、前に述べた各実施
例と同様に、電池バックアップなどの動作をさせること
が可能になる。なお、電圧リミッタの具体的な構成につ
いては特願昭５８−１０５７１０号などに記載されてお
り、これらすべてに本発明は適用可能である。その具体
例のいくつかを以下説明する。

【０１７０】図３０は図２９のさらに具体的な実施例の
一つであり、１トランジスタ形ＭＯＳダイナミックメモ
リ回路で、メモリアレー回路とそれに関係する回路が外
部印加電源電圧により低い電圧で主として動作するＬＳ
Ｉチップに本発明を適用したものである。

【０１７１】同図で一点鎖線で囲んだ回路群７１０がメ
モリアレー回路、二点鎖線で囲んだ回路群７２０が前に
述べたメモリセルからの信号を増幅するセンスアンプ、
あるいはデコーダなどの回路、三点鎖線で囲んだ回路群
７３０は上記各回路群に動作信号を与えたり、メモリア
レー回路からのメモリ信号の増幅、メモリアレー回路へ
のメモリ信号の書き込みを行なう回路である。ここで
は、データＤ，Ｄ￣、ワード線Ｗ₁〜Ｗ_n、信号入出力線
Ｉ／Ｏ，Ｉ／Ｏ￣￣￣、センスアンプ駆動信号φ_Sをそ
れぞれ外部電圧を下げて動作させている。Ｅ，Ｆ，Ｇ，
Ｈがこれらの電圧を下げる動作に主として関連する回路
である。Ｅは動作の基準となる電圧を発生する回路であ
り、Ｖ_L2′，Ｖ_L2″を発生する。ＦはＶ_L2″を基準とし
てデータ線のプリチャージ信号φ_P2lを発生する。Ｇは
Ｖ_L2″を基準としてワード線の駆動信号φ_xl（図２７の
φ_W0に対応）を発生する。ＨはＶ_L2′を基準としてＩ／
Ｏ，Ｉ／Ｏ￣￣￣のプリチャージ用電圧Ｖ_CPを発生す
る。同図には電源電圧Ｖ_INT＝５Ｖ，ＭＯＳトランジス
タのしきい電圧Ｖ_T＝０.５Ｖとしたときの、各部のおよ
その電圧がカッコ内に示されている。以上は特願昭５８
−１０５７１０号で開示されたものであり、各回路の構
成の詳細並びに動作は、同願明細書に詳しい。

【０１７２】さて、上記のような構成において、本実施
例では、φ_xl，φ_P2l￣に昇圧回路２１０′，２１０″
を付加し、１００の出力φ_BCまたはφ_BCにより、情報保
持状態ではφ_xl，φ_P2l￣の電圧を昇圧する。また場合
によっては情報保持状態では、Ｆ，Ｇ，Ｈの出力電圧自
体を高くする。これにより、たとえばデータ線Ｉ／Ｏ線
の電圧をＶ_INT、もしくはそれ以上とする。このとき、
情報保持動作状態で動作に関係ない回路部は前に述べた
ように電力供給を停止し、低消費電力化を図る。

【０１７３】これにより、通常動作時には外部電源電圧
により低い電圧で動作して、一方情報保持動作時には、
上記とは逆に回路の少なくとも一部の動作電圧を外部電
源電圧より高くして、極めて安定なメモリＬＳＩを実現
できる。またさらに本実施例においても前に述べた本発
明の実施例はそのまま適用できる。

【０１７４】以下にさらに具体的な実施例を説明する。

【０１７５】図３１は図３０Ｅの具体的な実施例の一つ
である。

【０１７６】同図でＬＭ１は基準となる電圧Ｖ_Lを発生
する。ＬＭ２は上記Ｖ_Lを電流増幅してＶ_L2′，Ｖ_L2″
を発生する。ここでは、使用するＭＯＳトランジスタの
しきい電圧をＶ_TとするとＶ_L2′〜Ｖ_L＋Ｖ_T，Ｖ_L2″〜
Ｖ_L＋２Ｖ_Tとなる例を示している。これらの構成ならび
に動作の詳細は特願昭５８−１０５７１０号などに述べ
られている。

【０１７７】同図（Ｂ）はＶ_LとＶ_INTの概略特性を示し
ている。同図のような特性は、ＬＳＩチップの信頼度テ
ストに好適なように選ばれた結果であることは、上記引
例あるいは特願昭５６−１６８６９８号、５７−２２０
０８３号などに述べられたとおりである。

【０１７８】ここで、Ｖ₀の値は、Ｑ_11E〜Ｑ_13E，Ｑ_17E
がオフになる点すなわち各ＭＯＳトランジスタのしきい
電圧の和で決まる。この関係を図１２と同様に一般化す
ると、

【０１７９】

【数１０】

【０１８０】ここで、Ｖ_T17EはＱ_17Eのしきい電圧、Ｖ
_T1iEはＶ_T11E〜Ｖ_T1nE（図示はしていない）のしきい電
圧である。

【０１８１】本実施例においては、上記Ｖ₀の値を、図
１などの動作状態の変化を検出する基準電圧Ｖ_BCとほぼ
等しく設定する。このようにすると、Ｖ_INTが低下し
て、Ｖ_BC以下、すなわちＶ₀以下の情報保持状態になる
とＬＭ１に流れる電流は０となり、本発明の主な目的の
一つである低消費電力化に極めて有効である。

【０１８２】なお、図３１において、Ｖ_G＞Ｖ_T10E＋
Ｖ_L，Ｖ_PP＞Ｖ_L＋Ｖ_T18E＋Ｖ_T19E＋Ｖ_T20E，Ｖ_PP′＞Ｖ
_L2′，Ｖ_PP″＞Ｖ_L2″（Ｖ_Tは各添字に対応するＭＯＳ
トランジスタのしきい電圧）の条件を満たす必要のある
ことは、前記引例に述べられているとおりであり、これ
らの条件が満たされていれば、Ｖ _INT＜Ｖ_BCの状態、す
なわち情報保持状態においても、それぞれ所定の電圧が
出力される。なお、この状態でのＶ _L〜Ｖ_INTとなること
は同図（Ｂ）に示すとおりである。

【０１８３】図３２は、図３０Ｅのさらに別の実施例の
一つである。

【０１８４】図３１ではＶ _INT＜Ｖ_BC（あるいはＶ₀）の
状態でも、Ｖ_L2′，Ｖ_L2″などを出力するが、場合によ
っては、出力を０Ｖにする方が望ましい場合がある。本
実施例はそのための具体的実施例の一つである。

【０１８５】図３２に示すように、本実施例では１１
Ｅ，１２Ｅ，２１Ｅ，２２ＥをＱ_24E〜Ｑ_27Eでφ_BCが高
電圧状態（情報保持状態）では接地する。なお、このと
き２１Ｅ，２２Ｅを接地するのは、Ｑ_21E，Ｑ_22Eのゲー
ト電圧が変動するのを防止するためであり、場合によっ
ては不要の場合もあり得る。また、本実施例の場合に
は、情報保持状態では出力は０Ｖであるから、Ｖ_G，Ｖ
_PP，Ｖ_PP′，Ｖ_PP″も０Ｖとした方が、ＬＳＩチップ全
体の低消費電力化を図る上で望ましい。

【０１８６】以上述べた実施例によれば、情報保持状態
ではＶ_L2′＝Ｖ_L2″＝０Ｖとすることができ、また、低
消費電力化も図ることができる。

【０１８７】図３３は、図３１，図３２のＬＭ１の別の
実施例である。

【０１８８】図３１，図３２では、ＬＭ１の低消費電力
化のため、Ｖ ₀〜Ｖ_BCとしたが、本実施例ではＱ_23E1に
より、φ_BC￣が低電圧状態（情報保持状態）では回路全
体を接地から切り離し、電流がＶ_INTから接地へ流れる
のを防止し、低消費電力化を図る。

【０１８９】本実施例によれば、Ｖ₀とＶ_BCを任意に設
定でき、かつ低消費電力化を図ることが可能である。

【０１９０】図３４は、Ｖ_L発生回路と図１２に述べた
φ_BC発生回路を同一回路で実現した実施例の一つであ
る。

【０１９１】同図に示すようにここではＬＭ１に
Ｑ₁₅₁′，Ｒ₁₅₁′（図１２参照）を付加して、Ｖ_Lと同
時にφ_BCを発生している。φ_BC発生に関する動作は図１
２と全く同一である。

【０１９２】本実施例において、Ｖ_T17EとＶ_T151′（Ｑ
₁₅₁′のしきい電圧）をほぼ等しくしておけば、前に述
べた動作から明らかなようにＶ ₀〜Ｖ_BCとなり、図３１
と同様に、Ｖ_INTがＶ_BC以下の場合は電流が流れず低消
費電力化が可能となる。また、回路の占有面積も小さく
できる利点を有する。

【０１９３】なお、ここでは図１２に示した電荷放電用
の抵抗を省略している。

【０１９４】図３５は、上記各実施例において、場合に
よっては電源電圧Ｖ_INTより高い電圧を必要とする。た
とえば、Ｖ_G，Ｖ_PP′，Ｖ_PP″などの電圧を発生する回
路の実施例の一つである。

【０１９５】本実施例の基本構成は既に特願昭５７−２
２００８３号図２９に開示されたもので、チップ内の発
振器ＯＳＣ（これは図１９の３１１と兼用も可）の出力
φ_BOを、インバータ回路ＩＮＶ１，２で、φ_B￣，φ_Bと
して、これらの信号によるチャージパンプ動作で、４０
ＥにＶ _PO〜３（Ｖ_INT−Ｖ_T）の電圧を出力する。ここで
Ｖ_Tは各ＭＯＳトランジスタのしきい電圧である。

【０１９６】このような構成において、本実施例では同
図のようにＳＷ３１Ｅ，ＳＷ３２Ｅの切換えスイッチを
設け、情報保持動作時にはチャージパンプ信号をφ_B→
φ_r，φ_B￣→φ_r￣に切り換え、チャージパンプの回数
を低減し、消費電力を低減する。また、さらにＩＮＶ
１，ＩＮＶ２もＱ_30Eによって動作を停止させ、ＯＳＣ
は図１９と同様にしてこれも動作を停止させる。これに
大幅な低消費電力化を図る。

【０１９７】以上述べた実施例により、情報保持動作状
態において、必要最低限の消費電力でＶ_INT以上の電圧
を発生できる。なお本実施例においては、スイッチによ
ってチャージパンプ信号を切り換えたが、図２１，図２
２などのように、並列にφ_r，φ_r￣用のチャージパンプ
回路を設けておくことも可能である。

【０１９８】図３６は、特願昭５８−１０５７１０号の
第１６図の回路に図３５の実施例を適用した例である。

【０１９９】同図のように、本回路は全波整流形式のチ
ャージパンプ回路となっており、出力電流が大きく取れ
るようになっている。ここではＶ_PO′＝２（Ｖ_INT＝
Ｖ_T）が出力される。

【０２００】本実施例においても、図３５同様にＳＷ３
１Ｅ′，ＳＷ３２Ｅ′により、チャージパンプ信号を切
り換える。

【０２０１】本実施例により、低消費電力で、電流容量
の比較的大きい内部電源が実現できる。

【０２０２】さて、図３０の実施例においては、Ｆ，Ｇ
によって、一般に電圧が下げられたφ_xl，φ_P2l￣を２
１０′，２１０″で昇圧するが、情報保持状態では、
Ｆ，Ｇの出力を電源電圧Ｖ_INTもしくはそれ以上にした
方が上記昇圧時の効率が良い場合がある。また、Ｈにお
いても同様である。以下、その具体的実施例について述
べる。

【０２０３】図３７は、図３０、Ｆ，Ｇ，Ｈにおいて、
通常動作状態では図３０Ｅの出力Ｖ_L2′，Ｖ_L2″にした
がった電圧を出力し、情報保持状態では、Ｖ_INTもしく
はそれ以上の電圧を出力する実施例の一つである。

【０２０４】同図で、２５３はＶ_L2′，Ｖ_L2″の電圧に
対応した電圧を出力する回路であり、その具体的回路構
成は、特願昭５６−５７１４３号，５６−１６８６９８
号，特願昭５８−１０５７１０号などに記載されてい
る。２５２は上記に関係なく、Ｖ_INTもしくはそれ以上
の電圧を出力する回路である。ここでは、上記２つの回
路の入出力（場合によってはいずれか一方）をスイッチ
ＳＷ２５０，ＳＷ２５１によって切り換え、通常動作時
には２５２の、情報保持動作時には２５３の出力をそれ
ぞれφ_outに出力する。

【０２０５】本実施例によれば、情報保持動作時には図
３０Ｆ，Ｇ，Ｈの出力をＶ_INTもしくはそれ以上の電圧
に高くでき、その後の昇圧などが容易になる。なお、こ
こで電圧とは直流の場合、パルス信号の場合の両者があ
ることは言うまでもない。

【０２０６】図３８は、図３７のＳＷ２５０、もしくは
２５１をＭＯＳトランジスタで実現した場合の一実施例
である。

【０２０７】同図でＳＷＭ，ＳＷＭ′は通常の２端子の
開閉スイッチと等価であり、ここではＳＷ２５１などの
２接点の切換えスイッチを、上記の開閉スイッチを２個
使用して実現している。

【０２０８】同図のＳＷＭで、２６０に高電圧が印加さ
れると、２５８も高電圧になる。この状態で２６１に信
号が入力されると、Ｑ₂₅₈はオン状態であるから、出力
２６２にその信号が出力される。なお、入力がパルス信
号の場合は、Ｑ₂₅₈のゲート反転層容量によるセルフブ
ートストラップ回路が動作して、２５８の電圧が上昇す
るため高速に信号が伝達される。なお、このときＱ₂₅₉
は２５６と２６０を電気的に切断し、上記セルフブート
ストラップの効率向上に寄与する。一方２６０の電圧が
低電圧の場合はＱ₂₅₈がオフになり信号は伝達されな
い。

【０２０９】本実施例では、上記構成の回路を用いて、
ＳＷＭの２６０にφ_BC￣，ＳＷＭ′の２６０′にφ_BCを
入力し、したがって、通常動作状態ではＳＷＭをオンと
して、２５６の信号を２５１に、情報保持動作状態では
ＳＷＭ′をオンとして、２５７の信号を２５１にそれぞ
れ出力する。

【０２１０】本実施例により、図３７のＳＷ２５０，Ｓ
Ｗ２５１などの切換えスイッチを容易にＭＯＳトランジ
スタで構成できる。また、本実施例において切り換えの
対象となる信号がパルス信号の場合は、セルフブートス
トラップ動作により、高速の信号伝達が可能になる。信
号が直流電圧の場合は、ノード２５８の電圧が、入力の
信号電圧＋Ｖ_T258（Ｑ₂₅₈のしきい電圧）以上になるよ
うに、２５９，２６０の電圧を選ぶべきことは言うまで
もない。

【０２１１】図３９は図３７のさらに具体的な実施例の
一つである。

【０２１２】同図でＰＧ″は、特願昭５８−１０５７１
０号図１４に提示された回路であり、本来の目的である
Ｖ_L′に対応する出力φ₀′と、他の目的のためのＶ_INT
に等しい電圧の出力φ₀の２つの信号を出力する。ここ
でφ₀′の電圧はＶ_L′−Ｖ_TLL（Ｑ_LLのしきい電圧）と
なり、図３０のＦとして適している。すなわち、１３０
として図３１如も回路を用いＶ_L′にＶ_L2″を入力すれ
ば、出力にＶ_L2″−Ｖ_TLLの信号が得られる。たとえば
Ｖ_L2″＝４.５Ｖ，Ｖ_TLL＝０.５Ｖとすると、４.０Ｖの
信号が得られる。

【０２１３】本実施例では上記のような２つの出力をＳ
Ｗ２５１によって切り換えφ_outとして出力する。すな
わち、通常動体状態では、φ₀′をφ_outとし、情報保持
状態では、φ₀をφ_outする。

【０２１４】したがって本実施例では２種類の信号を同
一回路で出力できるため、その出力を切り換えるだけ
で、容易に電圧の異なる２種類の信号を得ることができ
る。なお、情報保持状態では、出力φ₀′は選択されな
いため、１３０としてはＶ_L′＝０Ｖとなるような、た
とえば図３２のような回路を用いた方が、低消費電力化
を図る上で望ましい。

【０２１５】図４０は、図３７のさらに別の実施例であ
り、Ｖ_L′に対応した電圧の信号を出力する手段、Ｖ_INT
の電圧の信号を出力する手段がそれぞれ、スイッチ機態
を兼ねている実施例である。

【０２１６】同図でＬＭは、特願昭５６−１６８９６９
号図２３に提示されたもので、入力φ_inをＶ_L′と等し
い電圧にしてφ_outに出力する。ここでＶ_L′は、情報保
持状態では０Ｖになるような、つまり図３２で発生され
るような電圧が望ましく、Ｖ_L2″を入力して、図３０の
Ｇとして使用するのに適している。たとえば、Ｖ_L2″＝
４.５Ｖとすると、φ_xlの電圧を４.５Ｖとして出力す
る。ＳＷＭは図３８のＳＷＭと同一である。

【０２１７】本実施例においては、通常動作状態では、
φ_BCは低電圧であるからＳＷＭはオフになり、したがっ
て、φ_inがＶ_L′の電圧となってφ_utに出力される。一
方情報保持状態ではＶ_L′＝０Ｖ，φ_BCは高電圧となる
ため、ＬＭはオフになり、ＳＷＭはオンになる。したが
って、一般的にＶ_INTに等しい電圧振幅のφ_inがそのま
まφ_outに出力される。なお、ＬＭのＱ₂₆₉は２６３を￣
￣φ_BCが高電圧（情報保持状態）の時に接地電位とし
て、Ｑ₂₆₃を完全にオフとするものであるが、場合によ
っては不要である。

【０２１８】本実施例により、通常動作状態において電
圧を降下させる手段と、情報保持状態に移行する際の切
り換えスイッを兼ねることができ、ＬＳＩチップ内の占
有面積低減に有効である。

【０２１９】図４１はさらに別の実施例であり、１個の
ＬＭで、図４０のＬＭとＳＷＭを兼ねる実施例である。

【０２２０】同図のように、本実施例では、ＬＭにＱ
₂₇₀，Ｑ₂₇₂を付加し、通常動作状態では￣￣φ_BCによっ
てＱ₂₇₀をオンにし、Ｖ_L′を２６５に入力して前に述べ
たＬＭの動作、すなわちφ_inの電圧をＶ_L′と等しくし
て出力する。情報保持状態では、Ｑ₂₇₀はオフ、Ｑ₂₇₂を
オンとして、前に述べたＳＷＭとしての動作をさせ、φ
_inをそのままＱ_outに出力する。

【０２２１】本実施例によれば、より少ない回路で、動
作状態に応じて異なる電圧を有する信号を容易に出力で
きる。

【０２２２】図４２は図３０のＦと２１０″、もしくは
Ａと２１０′などを同一回路で実現する実施例の一つで
ある。

【０２２３】同図でＰＧ″は図３９に述べた回路と同様
である。ここで、情報保持状態ではＶ_L′を充分高くし
て、（たとえばＶ_L′−Ｖ_TLL＞Ｖ_PP'''）φ₀′を高くす
ることも可能であるが、本実施例では、ＰＰＣにより、
情報保持状態ではＱ_LLのドレイン−ソース間を短絡し、
ほとんどＶ_PP'''がφ₀′として出力されるようにする。
すなわち、φ_BCが高電圧の状態では、φ_rによるチャー
ジパンプ動作により、２８２はほぼ２（Ｖ_INT−Ｖ_T）と
なり（φ_r，φ_BCの信号電圧をＩ_INT、ＭＯＳトランジス
タのしきい電圧がすべてＶ_Tとして）、Ｑ₂₈₂は完全にオ
ンとなり、Ｖ_PP'''の電圧がほぼそのままφ₀′に出され
る。なお、２（Ｖ_INT−Ｖ_T）−Ｖ_T282＜Ｖ_PP'''の場合
は、２（_INT−Ｖ_T）−Ｖ_T282の値が出力されることは容
易に理解できる（Ｖ_T282はＱ₂₈₂のしきい電圧）。

【０２２４】本実施例によれば、通常動作状態用の信号
（一般には降圧されている）と、情報保持状態用の信号
（一般には昇圧されている）を同一回路で出力すること
ができ、必要な回路数が減るので消費電力や、占有面積
の低減に有効である。

【０２２５】なお、ＰＰＣの回路でＱ₂₈₇は通常動作時
に２８２を接地し、Ｑ₂₈₂を完全にオフにするためのも
のである。また、ここでＶ_L′を発生する１３０として
は、図３１（情報保持状態でも一定の電圧を出力す
る）、図３２（情報保持状態では０Ｖを出力する）など
のいずれの形式のものでもよい。

【０２２６】本実施例においてはＶ_PP'''がφ₀′として
出力されるため、その電流駆動能力が必要となるが、そ
のような場合には、特願昭５８−１０５７１０号の図１
７の如き回路を用いることにより、問題を容易に解決で
きる。

【０２２７】図４３は、図３０Ｇの具体的な実施例の一
つである。

【０２２８】同図で破線部の回路は特願昭５８−１０５
７１０号に開示された回路であり、通常動作状態ではＶ
_PCとして、Ｖ_L2′−Ｖ_TSS（Ｖ_TSSはＱ_SSのしきい電圧）
を出力する。一方、情報保持動作状態では前に述べたよ
うに、ＰＰＣのＱ₂₈₂がオンになり、Ｖ_INTがＶ_CPとして
出力される。なお、このときＶ_L2′の発生回路として
は、図３１，図３２などのいずれの回路を用いてもよ
い。

【０２２９】以上、本実施例のように、ＰＰＣを付加す
るのみで容易に、通常動作時にはＶ _L2′に対応した電圧
を出力し、情報保持動作時にはＶ_INTを出力する回路を
実現できる。なお、本実施例によれば、情報保持動作時
のＩ／Ｏ線（図３０）の電圧はＶ_INTとなるが、場合に
よっては前に述べた各実施例を用いて、さらに昇圧する
ことも可能である。

【０２３０】以上、ＬＳＩチップ内に外部電源電圧をチ
ップ内で降下させた電圧によって回路を動作させるＬＳ
Ｉチップに本発明を適用したいくつかの実施例について
述べた。ここではダイナミック形のメモリを例にして説
明しているが、特願昭５８−２４５７９号の図４に開示
した如きスタティック形のメモリにも適用可能なことは
言うまでもない。また、図１９ではメモリアレー部は説
明の簡単のため１つのブロックとして示してあるが、こ
れに限定されるものでなく、たとえば特願昭５６−８１
０４２号、５７−１２５６８７号、５８−４１６２号で
開示したような、データ後を複数に分割して高Ｓ／Ｎ化
を図るようなメモリアレーの構成にもそのまま適用でき
る。その中で図１９のＱ₅〜Ｑ₇で構成した給電手段関係
の回路を特願昭５６−８１０４２図１７のように複数の
分割されたデータ線で共用する構成も可能である。さら
に、特願昭５８−１０５７１０号で開示したようなＭＯ
Ｓトランジスタ寸法の組合せを採用することもできる。

【０２３１】以上、各実施例によって本発明の詳細を説
明したが、本発明の適用範囲はこれらに限定されるもの
ではない。たとえば、ここでは主にメモリ回路を主体に
記述したが、本明細書冒頭にも述べたように、その一部
に情報保持機能を有するものであれば、メモリＬＳＩ、
論理ＬＳＩ、あるいはその他のＬＳＩすべてに適用可能
である。また、使用する素子の種類についても、ｐ形、
ｎ形の両ＭＯＳトランジスタを使用したＬＳＩ、両者を
組合せて使用するＣＭＯＳ形のＬＳＩ、バイポーラ形ト
ランジスタを用いたＬＳＩ，ＣＭＯＣ形とバイポーラ形
を組合せたＢＩ／ＣＭＯＳ形のＬＳＩ、さらにはＳｉ材
料を用いたＬＳＩのみでなく、化合物半導体を用いたＬ
ＳＩ、たとえばＧａＡｓ形の基板に素子を形成したＬＳ
Ｉなどでもそのまま適用できる。

【０２３２】また、本発明の基本思想は、上述したよう
に情報を低消費電力で保持する以外に、ある特定の条件
のもとで、ＬＳＩ全体を低速動作で良いから、極めて微
小な消費電力で動作させたい場合などにも適用可能であ
る。

【０２３３】

【発明の効果】以上述べた本発明によれば、情報保持状
態時のＬＳＩチップ全体の消費電力を極めて小さくで
き、バッテリバックアップ動作などに好適な半導体装置
を提供できる。

【図面の簡単な説明】

【図１】本発明の基本概念を説明する実施例。

【図２】本発明の基本概念を説明する実施例。

【図３】本発明の基本概念を説明する実施例。

【図４】本発明の基本概念を説明する実施例。

【図５】動作状態検出手段の具体的実施例。

【図６】動作状態検出手段の具体的実施例。

【図７】動作状態検出手段の具体的実施例。

【図８】動作状態検出手段の具体的実施例。

【図９】動作状態検出手段の具体的実施例。

【図１０】動作状態検出手段の具体的実施例。

【図１１】動作状態検出手段の具体的実施例。

【図１２】動作状態検出手段の具体的実施例。

【図１３】動作状態検出手段の具体的実施例。

【図１４】動作状態検出手段の具体的実施例。

【図１５】チップ全体の低消費電力化のための具体的実
施例。

【図１６】チップ全体の低消費電力化のための具体的実
施例。

【図１７】チップ全体の低消費電力化のための具体的実
施例。

【図１８】チップ全体の低消費電力化のための具体的実
施例。

【図１９】チップ全体の低消費電力化のための具体的実
施例。

【図２０】チップ全体の低消費電力化のための具体的実
施例。

【図２１】チップ全体の低消費電力化のための具体的実
施例。

【図２２】チップ全体の低消費電力化のための具体的実
施例。

【図２３】チップ全体の低消費電力化のための具体的実
施例。

【図２４】チップ全体の低消費電力化のための具体的実
施例。

【図２５】チップ全体の低消費電力化のための具体的実
施例。

【図２６】チップ全体の低消費電力化のための具体的実
施例。

【図２７】チップ全体の低消費電力化のための具体的実
施例。

【図２８】チップ全体の低消費電力化のための具体的実
施例。

【図２９】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図３０】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図３１】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図３２】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図３３】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図３４】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図３５】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図３６】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図３７】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図３８】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図３９】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図４０】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図４１】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図４２】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【図４３】ＬＳＩチップ内に電圧リミッタを有する場合
の具体的実施例の各図面。

【符号の説明】

１…ＬＳＩチップ、２…回路部、３…電源配線、４…信
号入力配線、５…電池、６…ダイオード。

Claims

【特許請求の範囲】

【請求項１】第１の電圧を第２の電圧に変換して該第２
の電圧を負荷に供給する電圧変換回路をチップ内部に具
備してなる半導体装置において、該電圧変換回路からの上記第２の電圧で動作するととも
にメモリセルが１ヶのトランジスタと１ヶのキャパシタ
とからなるダイナミックメモリを上記チップ内部にさら
に具備してなり、上記電圧変換回路は上記ダイナミックメモリの上記メモ
リセルが動作する上記第２の電圧を発生するチャージパ
ンプ回路を含み、該チャージパンプ回路は上記第２の電圧の発生に際して
電流供給能力の大きい動作と電流供給能力の小さい動作
とに動作が切り換えられてなり、上記チャージパンプ回路が上記電流供給能力の小さい動
作をする際の上記チャージパンプ回路の供給電流が零と
ならないように上記小さな電流供給能力の値が設定され
てなることを特徴とする半導体装置。
【請求項２】上記チャージパンプ回路の上記電流供給能
力の大小は上記チャージパンプ回路のチャージパンプ容
量に印加する電圧パルスの印加頻度によって設定させる
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】上記チャージパンプ回路のチャージパンプ
容量に印加する電圧パルスは半導体装置のチップに内蔵
されたリングオシレータから供給されることを特徴とす
る請求項１または請求項２に記載の半導体装置。
【請求項４】上記チャージパンプ回路のチャージパンプ
容量に印加する電圧パルスは半導体装置のチップに内蔵
されたリフレッシュタイマーから供給されることを特徴
とする請求項１または請求項２に記載の半導体装置。
【請求項５】上記電流供給能力の小さい動作で上記チャ
ージパンプ回路の上記チャージパンプ容量に印加する電
圧パルスは、上記ダイナミックメモリのリフレッシュ信
号から生成されることを特徴とする請求項１または請求
項２に記載の半導体装置。
【請求項６】上記負荷の電流が大きい時には上記チャー
ジパンプ回路の電流供給能力の大きい動作とされ、上記
負荷の電流が小さい時には上記チャージパンプ回路の電
流供給能力の小さい動作とされることを特徴とする請求
項１から請求項５までのいずれかに記載の半導体装置。
【請求項７】上記ダイナミックメモリには周辺回路が接
続され、該周辺回路の高速動作時には上記負荷の電流が大きく、
該周辺回路の低速動作時には上記負荷の電流が小さくな
ることを特徴とする請求項６に記載の半導体装置。
【請求項８】上記チャージパンプ回路は複数のチャージ
パンプ回路からなることを特徴とする請求項１から請求
項７までのいずれかに記載の半導体装置。
【請求項９】上記複数のチャージパンプ回路のひとつの
回路は上記電流供給能力の小さな動作では動作が停止さ
れることを特徴とする請求項８に記載の半導体装置。
【請求項１０】上記半導体チップ内部には半導体装置の
動作状態を検出する動作状態検出手段が形成され、上記チャージパンプ回路は上記ダイナミックメモリが形
成された半導体基板に基板電圧を供給し、該基板電圧の供給に際して上記動作状態検出手段の検出
結果に応じ上記チャージパンプ回路の電流供給能力の大
きい動作と電流供給能力の小さい動作とに動作が切り換
えられてなることを特徴とする請求項１から請求項９ま
でのいずかに記載の半導体装置。
【請求項１１】上記動作状態検出手段は電圧、電流、温
度あるいは制御信号のいずれかを検出することを特徴と
する請求項１０に記載の半導体装置。
【請求項１２】上記動作状態検出手段は複数の電圧レベ
ルを検出し、該複数の電圧レベルの検出結果に応じて上
記チャージパンプ回路の電流供給能力を設定することを
特徴とする請求項１０から請求項１１までのいずれかに
記載の半導体装置。
【請求項１３】上記動作状態検出手段は予め定められた
基準電圧と比較する回路あるいは回路自体にしきい値を
有するしきい値回路であることを特徴とする請求項１０
から請求項１２までのいずれかに記載の半導体装置。
【請求項１４】上記しきい値回路はＭＯＳトランジスタ
のしきい値電圧を利用したものであることを特徴とする
請求項１３に記載の半導体装置。