JPH04192548A - 半導体素子用セラミックパッケージ - Google Patents
半導体素子用セラミックパッケージInfo
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- JPH04192548A JPH04192548A JP2324804A JP32480490A JPH04192548A JP H04192548 A JPH04192548 A JP H04192548A JP 2324804 A JP2324804 A JP 2324804A JP 32480490 A JP32480490 A JP 32480490A JP H04192548 A JPH04192548 A JP H04192548A
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- Japan
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- conductor
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- semiconductor element
- ceramic
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- H10W72/071—Connecting or disconnecting
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W72/547—Dispositions of multiple bond wires
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- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、高密度配線を有する半導体素子用セラミック
パッケージに関するものである。
パッケージに関するものである。
ＬＳＩ等の半導体素子の高速化、高集積化に伴い、微細
で高密度に配線された導体及び多くの外部出力金属ビン
を有する半導体素子用パッケージが要求されている。特
にＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）パッケ
ージと呼ばれる数百本程度の金属ビンがパッケージ表面
に格子状に並んだセラミックスパッケージが放熱性や高
信頼性を有するため使用されている。
で高密度に配線された導体及び多くの外部出力金属ビン
を有する半導体素子用パッケージが要求されている。特
にＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）パッケ
ージと呼ばれる数百本程度の金属ビンがパッケージ表面
に格子状に並んだセラミックスパッケージが放熱性や高
信頼性を有するため使用されている。
第５図と第６図に従来のセラミックスＰＧＡパッケージ
の断面構造を示す。
の断面構造を示す。
従来のセラミックスＰＧＡパッケージはテープキャステ
ィング法により形成したピアホール付きのグリーンシー
ト上にＷ粉末を主成分とするペーストを印刷した後、積
層及び焼成してできたアルミナセラミックス基板１とタ
ングステン（Ｗ）導体２を有する一体構造である。この
外部金属表面にニッケルメッキ５を施した後、所定位置
の外部出力金属ビン４をＡｇＣｕろう材６により垂直に
接合したのち最後に金メツキ７が施されている。
ィング法により形成したピアホール付きのグリーンシー
ト上にＷ粉末を主成分とするペーストを印刷した後、積
層及び焼成してできたアルミナセラミックス基板１とタ
ングステン（Ｗ）導体２を有する一体構造である。この
外部金属表面にニッケルメッキ５を施した後、所定位置
の外部出力金属ビン４をＡｇＣｕろう材６により垂直に
接合したのち最後に金メツキ７が施されている。
図中、８は半導体素子、９はボンディングワイヤである
。
。
しかしながら内部配線の密度及び外部量カビンの数が増
加する技術動向のなかで、高周波回路や高速用に適した
低電気抵抗の金導体が高信頼性であるため重要である。
加する技術動向のなかで、高周波回路や高速用に適した
低電気抵抗の金導体が高信頼性であるため重要である。
金導体は従来のＷ導体に比べ電気抵抗が１／４〜１１５
と小さいため配線抵抗を小さくできるうえに、超高周波
帯での信号の伝送損失が少なく、エレクトロマイグレイ
ジョンが起こりにくい等の多くの利点を有する。一方、
高速化のために従来のセラミックス材料であるアルミナ
よりも低誘電率材料がガラスセラミックスや有機のポリ
イミドなどが期待されている。特に金ペーストとガラス
セラミックスを同時焼成する多層配線基板の開発が期待
され活発に検討されている（日経マグロウヒル社発行「
日経ニューマテリアル」１９８７年８月３日号、ｐｐ９
３〜１０３）。
と小さいため配線抵抗を小さくできるうえに、超高周波
帯での信号の伝送損失が少なく、エレクトロマイグレイ
ジョンが起こりにくい等の多くの利点を有する。一方、
高速化のために従来のセラミックス材料であるアルミナ
よりも低誘電率材料がガラスセラミックスや有機のポリ
イミドなどが期待されている。特に金ペーストとガラス
セラミックスを同時焼成する多層配線基板の開発が期待
され活発に検討されている（日経マグロウヒル社発行「
日経ニューマテリアル」１９８７年８月３日号、ｐｐ９
３〜１０３）。
またポリイミドではセラミックス基板上にＣｕやＡｕな
との信号導体線のみを多層構造を形成する利用の例が多
く報告されている（日経マグロウヒル社発行「日経マイ
クロデバイスＪ １９８９年６月、ｐｐ５０〜６１）
。さらに半導体素子パッケージにおいて放熱性の向上も
重要な特性のひとつであるため窒化アルミニウム（ＡＩ
Ｎ）がパッケージ材料として注目を集めている。例えば
最近、第７図と第８図に示すようなＡＩＮセラミックス
と薄膜導体を組み合わせた新しい構造のセラミックスＰ
ＧＡパッケージが開発されている（Ｐｒｏｃｅ−ｅｄｉ
ｎｇｓ ｏｆ ｔｈｅ ６ｔｈ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｍｉｃｒｏｅｌｅｃｔｒ−ｏｎｉｃ
ｓ Ｃｏｎｆｅｒｅｎｃｅ、 １９９０ ｐ ２１
７ ）。
との信号導体線のみを多層構造を形成する利用の例が多
く報告されている（日経マグロウヒル社発行「日経マイ
クロデバイスＪ １９８９年６月、ｐｐ５０〜６１）
。さらに半導体素子パッケージにおいて放熱性の向上も
重要な特性のひとつであるため窒化アルミニウム（ＡＩ
Ｎ）がパッケージ材料として注目を集めている。例えば
最近、第７図と第８図に示すようなＡＩＮセラミックス
と薄膜導体を組み合わせた新しい構造のセラミックスＰ
ＧＡパッケージが開発されている（Ｐｒｏｃｅ−ｅｄｉ
ｎｇｓ ｏｆ ｔｈｅ ６ｔｈ Ｉｎｔｅｒｎ
ａｔｉｏｎａｌ Ｍｉｃｒｏｅｌｅｃｔｒ−ｏｎｉｃ
ｓ Ｃｏｎｆｅｒｅｎｃｅ、 １９９０ ｐ ２１
７ ）。
図において、１０はＡＩＮセラミックス基板、１１は電
源導体層、１２はポリイミド薄膜円層配線、１３はフィ
ン、１４はＡＩＮキャップ、１５は接着剤層、１６はプ
リント基板である。このパッケージは電源配線としての
Ｗ導体を同時焼成法により内部に形成したＡＩＮセラミ
ックス基板の表面に多層ポリイミド絶縁層と薄膜プロセ
スによる信号用導体を形成した構造となっている。ポリ
イミドは、低誘電率を有するために高速素子実装におい
て遅延時間を短くすることに有効であるとされている。
源導体層、１２はポリイミド薄膜円層配線、１３はフィ
ン、１４はＡＩＮキャップ、１５は接着剤層、１６はプ
リント基板である。このパッケージは電源配線としての
Ｗ導体を同時焼成法により内部に形成したＡＩＮセラミ
ックス基板の表面に多層ポリイミド絶縁層と薄膜プロセ
スによる信号用導体を形成した構造となっている。ポリ
イミドは、低誘電率を有するために高速素子実装におい
て遅延時間を短くすることに有効であるとされている。
しかしながら、このようなポリイミドと薄膜プロセスを
使用した多層構造ではポリイミド材料や設備費が高く、
生産のための時間が長くかかるなどによるコスト及び生
産性の問題があるなど工業上の多くの問題を残すもので
あった。
使用した多層構造ではポリイミド材料や設備費が高く、
生産のための時間が長くかかるなどによるコスト及び生
産性の問題があるなど工業上の多くの問題を残すもので
あった。
［発明が解決しようとする課題］
従来の一般的アルミナパッケージでは、誘電率が９〜１
０とガラスセラミックやポリイミド材料の値より２〜３
倍大きいため高速化に対して不十分であり、又Ａｕ導体
を内部に形成することが不可能であった。一方、ガラス
セラミックスと金導体の多層配線基板ではガラスセラミ
ックス材料の熱伝導率が従来のアルミナより一桁程度小
さいため放熱性に問題があった。さらにＡＩＮはアルミ
ナの５〜ｌＯ倍の高熱伝導性を有するが誘電率はアルミ
ナ程度の値であり、高速化に有効ではない。
０とガラスセラミックやポリイミド材料の値より２〜３
倍大きいため高速化に対して不十分であり、又Ａｕ導体
を内部に形成することが不可能であった。一方、ガラス
セラミックスと金導体の多層配線基板ではガラスセラミ
ックス材料の熱伝導率が従来のアルミナより一桁程度小
さいため放熱性に問題があった。さらにＡＩＮはアルミ
ナの５〜ｌＯ倍の高熱伝導性を有するが誘電率はアルミ
ナ程度の値であり、高速化に有効ではない。
そこで放熱性に優れるＡＩＮ基板と金導体を組み合わせ
たうえ、さらに高速化の特徴を発揮するための構造を本
発明者は鋭意検討した結果、本発明の複合構造セラミッ
クパッケージを発明するに至った。
たうえ、さらに高速化の特徴を発揮するための構造を本
発明者は鋭意検討した結果、本発明の複合構造セラミッ
クパッケージを発明するに至った。
本発明の目的は、このような技術動向の中で従来の欠点
を除去し、優れた電気的特性を有するＡＵ厚導体高速化
に有効な低誘電率ガラスセラミック絶縁層からなる多層
配線構造を高熱伝導性のＡＩＮセラミック基板上に形成
した半導体素子実装用複合セラミックパッケージを提供
することにある。
を除去し、優れた電気的特性を有するＡＵ厚導体高速化
に有効な低誘電率ガラスセラミック絶縁層からなる多層
配線構造を高熱伝導性のＡＩＮセラミック基板上に形成
した半導体素子実装用複合セラミックパッケージを提供
することにある。
［課題を解決するための手段］
前記目的を達成するため、本発明の半導体素子用セラミ
ックパッケージは、複合構造を有する半導体素子用セラ
ミックパッケージであって、複合構造は、窒化アルミニ
ウム基板上に金導体と低誘電率のガラスセラミックス層
とからなる多層構造を装備した構造のものであり、 また、前記ガラスセラミックスの誘電率が窒化アルミニ
ウムの値より小さいものである。
ックパッケージは、複合構造を有する半導体素子用セラ
ミックパッケージであって、複合構造は、窒化アルミニ
ウム基板上に金導体と低誘電率のガラスセラミックス層
とからなる多層構造を装備した構造のものであり、 また、前記ガラスセラミックスの誘電率が窒化アルミニ
ウムの値より小さいものである。
以下、本発明をさらに詳しく説明する。
第１図は本発明の半導体素子用パッケージの一例の断面
構造を示す。高熱伝導性ＡＩＮセラミックス基板１０の
片面上に低誘電率を有するガラスセラミックス層１７が
形成され、さらにこの上に金導体配線部１８が存在して
いる。ＡＩＮ基板は焼結助剤に関連したアルカリ土類金
属（Ｃａ、Ｂａ、Ｓｒ等）や希土類金属（Ｙ、Ｌａ、Ｇ
ｄ等）の化合物を不純物として含有しても良い。低誘電
率のガラスセラミックス層の材料としては室温での誘電
率が窒化アルミニウムの値以下の材料であり、−船釣に
公知の組成物が利用可能である。例えば、具体的にはホ
ウケイ酸ガラスとアルミナの複合材料、ホウケイ酸ガラ
スとシリカの複合材料、ホウケイ酸ガラスとコージェラ
イトの複合材料、Ｚ ｎ Ｏ−Ｍ ｇ○−ＡＩ、Ｏ，二
５１０３系コージェライト材料、その化ホウケイ酸ガラ
ス、シリカ。
構造を示す。高熱伝導性ＡＩＮセラミックス基板１０の
片面上に低誘電率を有するガラスセラミックス層１７が
形成され、さらにこの上に金導体配線部１８が存在して
いる。ＡＩＮ基板は焼結助剤に関連したアルカリ土類金
属（Ｃａ、Ｂａ、Ｓｒ等）や希土類金属（Ｙ、Ｌａ、Ｇ
ｄ等）の化合物を不純物として含有しても良い。低誘電
率のガラスセラミックス層の材料としては室温での誘電
率が窒化アルミニウムの値以下の材料であり、−船釣に
公知の組成物が利用可能である。例えば、具体的にはホ
ウケイ酸ガラスとアルミナの複合材料、ホウケイ酸ガラ
スとシリカの複合材料、ホウケイ酸ガラスとコージェラ
イトの複合材料、Ｚ ｎ Ｏ−Ｍ ｇ○−ＡＩ、Ｏ，二
５１０３系コージェライト材料、その化ホウケイ酸ガラ
ス、シリカ。
コージェライト、ムライト、ホルステライト等から選ば
れた単独又は複合組成物の材料で周波数ＩＭＨｚでの値
が３．５〜８のものが有効である。
れた単独又は複合組成物の材料で周波数ＩＭＨｚでの値
が３．５〜８のものが有効である。
低誘電率のガラスセラミックス層のＡｌＮ基板上への形
成プロセスとしては印刷又はテープ積層後に８００〜１
０００℃で熱処理する固相法以外に気相法であるスパッ
タ法や蒸着法及び液相法であるゾルゲル法などの手法も
適応できる。導体としての金配線は金ペーストの印刷し
た後に熱処理した厚膜印刷法、物理的手段である蒸着法
やスパッタ法、化学的手段である無電解メツキ法などの
プロセスで形成したものが利用可能であφ。
成プロセスとしては印刷又はテープ積層後に８００〜１
０００℃で熱処理する固相法以外に気相法であるスパッ
タ法や蒸着法及び液相法であるゾルゲル法などの手法も
適応できる。導体としての金配線は金ペーストの印刷し
た後に熱処理した厚膜印刷法、物理的手段である蒸着法
やスパッタ法、化学的手段である無電解メツキ法などの
プロセスで形成したものが利用可能であφ。
［作用］
本発明において、半導体素子から発生した熱を高熱伝導
性のＡＩＮ基板により放散する効果があり、さらにＡｌ
Ｎ基板上の低誘電率ガラスセラミックスに接した金導体
により伝搬遅延時間及び超高周波での信号の伝搬損失の
低減を可能にする、熱的及び電気的に優れた作用を示す
。
性のＡＩＮ基板により放散する効果があり、さらにＡｌ
Ｎ基板上の低誘電率ガラスセラミックスに接した金導体
により伝搬遅延時間及び超高周波での信号の伝搬損失の
低減を可能にする、熱的及び電気的に優れた作用を示す
。
次に第１図から第４図を参照して本発明の実施例につい
て説明する。
て説明する。
第１図は、本発明の一実施例を示す断面図である。
図において、ＡＩＮセラミックス基板１０上の片面の一
部に低誘電率のガラスセラミックス層１７が形成されて
おり、金導体１８がガラスセラミックス層１７上および
半導体素子の搭載部のＡ１Ｎ基板１０上に形成されてい
る。半導体素子８は基板１ｏの金導体１８上に搭載され
、ワイヤボンディング９によってガラスセラミックス層
１７の金導体１８に接続されている。実施例では低誘電
率を有するガラスセラミックス層１７上に金導体１８が
形成されているために、第５図に示す誘電率１０．０の
アルミナ基板上にニッケルおよび金メツキされＷ導体の
配線が形成されている従来のパッケージより遅延時間を
低減することに有効である。たとえばガラスセラミック
ス材料として誘電率５．０のコージェライト系ガラスセ
ラミックスからなる２０μｍの層を厚さ１０μｍの金導
体とＡＩＮ基板の間に設けることによりアルミナに比ベ
パッケージ内部での約２０％遅延時間の短縮となり、高
速ＬＳＩ素子の実装に有効である。またＷやニッケルよ
り低電気抵抗の金導体を使用していることより高周波領
域でのデジタル信号の伝送損失が少ないという特徴があ
る。さらに半導体素子８の搭載部に金導体１８を形成す
ることにより従来のＷ層とＮ１層より熱伝導が優れるこ
とにより高熱伝導性ＡＩＮ基板へのＬＳＩ素子からの
。
部に低誘電率のガラスセラミックス層１７が形成されて
おり、金導体１８がガラスセラミックス層１７上および
半導体素子の搭載部のＡ１Ｎ基板１０上に形成されてい
る。半導体素子８は基板１ｏの金導体１８上に搭載され
、ワイヤボンディング９によってガラスセラミックス層
１７の金導体１８に接続されている。実施例では低誘電
率を有するガラスセラミックス層１７上に金導体１８が
形成されているために、第５図に示す誘電率１０．０の
アルミナ基板上にニッケルおよび金メツキされＷ導体の
配線が形成されている従来のパッケージより遅延時間を
低減することに有効である。たとえばガラスセラミック
ス材料として誘電率５．０のコージェライト系ガラスセ
ラミックスからなる２０μｍの層を厚さ１０μｍの金導
体とＡＩＮ基板の間に設けることによりアルミナに比ベ
パッケージ内部での約２０％遅延時間の短縮となり、高
速ＬＳＩ素子の実装に有効である。またＷやニッケルよ
り低電気抵抗の金導体を使用していることより高周波領
域でのデジタル信号の伝送損失が少ないという特徴があ
る。さらに半導体素子８の搭載部に金導体１８を形成す
ることにより従来のＷ層とＮ１層より熱伝導が優れるこ
とにより高熱伝導性ＡＩＮ基板へのＬＳＩ素子からの
。
熱を効率よく伝え放熱性においても効果がある。
一方、本発明の銅導体形成プロセスにおいて従来技術の
ような同時焼成過程でのセラミックス表面内でのＷ導体
の収縮がないため、導体の位置や寸法を高精度に形成で
きるため、導体のファインピッチ化や高密度化に対して
も効果がある。
ような同時焼成過程でのセラミックス表面内でのＷ導体
の収縮がないため、導体の位置や寸法を高精度に形成で
きるため、導体のファインピッチ化や高密度化に対して
も効果がある。
第１図において、金導体１８はＡＩＮ基板１０上のガラ
スセラミックス層１７上に形成されているが、ＡＩＮ基
板１０上に直接金導体１８を形成し、この上にガラスセ
ラミックス層１７を形成することも可能である。さらに
第１図では低誘電率ガラスセラミックス層１７はＡＩＮ
基板１０上のみであるが、第２図のように低誘電率ガラ
スセラミックス層１７と金導体１８とを交互に積層した
多層構造を形成することも可能である。第２図の場合は
ＡＩＮ基板１０上の多層配線金導体は同時焼成法でＡＩ
Ｎ基板内部に形成されたＷ内部導体３により素子搭載面
の反対側の外部出力用の金属ピン４に接続されている。
スセラミックス層１７上に形成されているが、ＡＩＮ基
板１０上に直接金導体１８を形成し、この上にガラスセ
ラミックス層１７を形成することも可能である。さらに
第１図では低誘電率ガラスセラミックス層１７はＡＩＮ
基板１０上のみであるが、第２図のように低誘電率ガラ
スセラミックス層１７と金導体１８とを交互に積層した
多層構造を形成することも可能である。第２図の場合は
ＡＩＮ基板１０上の多層配線金導体は同時焼成法でＡＩ
Ｎ基板内部に形成されたＷ内部導体３により素子搭載面
の反対側の外部出力用の金属ピン４に接続されている。
金属ピン４は、ＡｇＣＵろう材６やＡｕＳｎ系のろう材
によりＮ１メツキ５したＷ外部導体部に形成するように
してもよい。
によりＮ１メツキ５したＷ外部導体部に形成するように
してもよい。
また外部出力用の金属ビン４は第３図のように素子搭載
面側のＷ外部導体２上に垂直に形成することも可能であ
る。この場合、ＡＩＮ基板１０の内部にはＷ内部導体を
形成する必要はない。さらに外部出力ビンとしてはＡＩ
Ｎ基板上に垂直に立った構造ではなく、第４図に示すよ
うに基板の水平方向に形成した金属リード１９を利用す
ることが可能である。
面側のＷ外部導体２上に垂直に形成することも可能であ
る。この場合、ＡＩＮ基板１０の内部にはＷ内部導体を
形成する必要はない。さらに外部出力ビンとしてはＡＩ
Ｎ基板上に垂直に立った構造ではなく、第４図に示すよ
うに基板の水平方向に形成した金属リード１９を利用す
ることが可能である。
以上説明したように、本発明の半導体素子用セラミック
スパッケージでは、半導体素子を高熱伝導性のＡＩＮ基
板上に搭載できることにより熱放散性を良くし、半導体
素子の低熱抵抗化に効果的であり、特に半導体素子の搭
載部の金属として金導体を形成した場合、従来のＷ導体
およびＮ１とＡｕメツキの組合せの場合よりさらに有効
である。
スパッケージでは、半導体素子を高熱伝導性のＡＩＮ基
板上に搭載できることにより熱放散性を良くし、半導体
素子の低熱抵抗化に効果的であり、特に半導体素子の搭
載部の金属として金導体を形成した場合、従来のＷ導体
およびＮ１とＡｕメツキの組合せの場合よりさらに有効
である。
また、導体配線が低誘電率を有するガラスセラミックス
層と接して形成されていることにより、伝搬遅延時間の
低減に有効であり、高速ＬＳＩの実装に適している。
層と接して形成されていることにより、伝搬遅延時間の
低減に有効であり、高速ＬＳＩの実装に適している。
また、導体として電気抵抗の小さい金を使用することに
より、配線抵抗を小さくしたり超高周波帯での信号の伝
搬損失が少なくなり、工し・クトロマイグレエーション
が起こりにくい等の多くの長所を有する。
より、配線抵抗を小さくしたり超高周波帯での信号の伝
搬損失が少なくなり、工し・クトロマイグレエーション
が起こりにくい等の多くの長所を有する。
さらに、従来技術のように同時焼成過程でのセラミック
ス基板表面での導体の収縮が起きないため、導体の位置
や寸法を高精度に形成でき、ファインピッチ化や高密度
化に効果的である。
ス基板表面での導体の収縮が起きないため、導体の位置
や寸法を高精度に形成でき、ファインピッチ化や高密度
化に効果的である。
第１図は、本発明の一実施例を説明するための半導体素
子用セラミックパッケージの要部断面図、第２図、第３
図、第４図は、他の実施例を示す要部断面図、第５図、
第６図、第７図は、従来の半導体素子用セラミックパッ
ケージの例を示す断面図、第８図は、同斜視図である。 ■・・・アルミナセラミックス基板 ２・・・Ｗ外部導
体３・・・Ｗ内部導体 ４・・・金属ビン
５・・・Ｎｉメツキ ６・・・ＡｇＣｕろう
材７・・・Ａｕメツキ ８・・・半導体素
子９・・・ボンディングワイヤ １０・・・ＡＩＮセラミックス基板 １１・・・電源導体層 １２・・・ポリイミド薄膜多層配線 １３・・・フィン
１４・・・ＡＩＮキャップ １５・・・接着剤層
１６・・・プリント基板
子用セラミックパッケージの要部断面図、第２図、第３
図、第４図は、他の実施例を示す要部断面図、第５図、
第６図、第７図は、従来の半導体素子用セラミックパッ
ケージの例を示す断面図、第８図は、同斜視図である。 ■・・・アルミナセラミックス基板 ２・・・Ｗ外部導
体３・・・Ｗ内部導体 ４・・・金属ビン
５・・・Ｎｉメツキ ６・・・ＡｇＣｕろう
材７・・・Ａｕメツキ ８・・・半導体素
子９・・・ボンディングワイヤ １０・・・ＡＩＮセラミックス基板 １１・・・電源導体層 １２・・・ポリイミド薄膜多層配線 １３・・・フィン
１４・・・ＡＩＮキャップ １５・・・接着剤層
１６・・・プリント基板
Claims (2)
- （１）複合構造を有する半導体素子用セラミックパッケ
ージであって、 複合構造は、窒化アルミニウム基板上に金導体と低誘電
率のガラスセラミックス層とからなる多層構造を装備し
た構造のものであることを特徴とする半導体素子用セラ
ミックパッケージ。 - （２）前記ガラスセラミックスの誘電率が窒化アルミニ
ウムの値より小さいことを特徴とする請求項第（１）項
記載の半導体素子用セラミックパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324804A JPH04192548A (ja) | 1990-11-27 | 1990-11-27 | 半導体素子用セラミックパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324804A JPH04192548A (ja) | 1990-11-27 | 1990-11-27 | 半導体素子用セラミックパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192548A true JPH04192548A (ja) | 1992-07-10 |
Family
ID=18169866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2324804A Pending JPH04192548A (ja) | 1990-11-27 | 1990-11-27 | 半導体素子用セラミックパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192548A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02231746A (ja) * | 1989-03-06 | 1990-09-13 | Fujitsu Ltd | セラミック回路基板の製造方法 |
| JPH02238642A (ja) * | 1989-03-10 | 1990-09-20 | Fujitsu Ltd | セラミック回路基板の製造方法 |
-
1990
- 1990-11-27 JP JP2324804A patent/JPH04192548A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02231746A (ja) * | 1989-03-06 | 1990-09-13 | Fujitsu Ltd | セラミック回路基板の製造方法 |
| JPH02238642A (ja) * | 1989-03-10 | 1990-09-20 | Fujitsu Ltd | セラミック回路基板の製造方法 |
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