JPH04192564A - トランジスタの製造方法 - Google Patents

トランジスタの製造方法

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JPH04192564A JP2324799A JP32479990A JPH04192564A JP H04192564 A JPH04192564 A JP H04192564A JP 2324799 A JP2324799 A JP 2324799A JP 32479990 A JP32479990 A JP 32479990A JP H04192564 A JPH04192564 A JP H04192564A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、メモリ、論理回路等の高集積性を要求される
半導体装置に利用されるトランジスタの構造及び製造方
法に関する。
〔従来の技術〕
従来、トランジスタの占有面積を縮小するための試みと
して、縦型のＭＯＳ型電界効果トランジスタを作製する
試みがなされている。
例えば、須之内らは１９８９アイ・イー・デイ−・エム
　テクニカルダイジェスト（１９８９ＩＥＤＭ　　Ｔｅ
ｃｈ、Ｄｉｇ、）２３ページに第４図（ａ）、（ｂ）に
示した構造を持つニス・ジー・ティー（ＳＧＴ）と呼ば
れるトランジスタを提案している。これは柱状の形状の
持つトランジスタで、上部よりドレイン領域、チャネル
領域が存在し、それより下部の領域には側方（第４図（
ａ））あるいは柱状形状の側壁（（第４図（ｂ））にソ
ース領域が存在する。図中、３５はシリコン基板、３６
はドレイン拡散層、３７はソース拡散層、３８はゲート
酸化膜、３９はケート電極、４０は第１の拡散層、４１
は第２の拡散層、４２はパンチスルーキラーである。
また、加賀らは１９８９アイ・イー・デイ−・エム　テ
クニカルダイジェスト（１９８９ＩＥＤＭ　　Ｔｅｃｈ
、Ｄｉｇ、）８３３ページにデルタ　（ＤＥＬＴＡ）と
呼ばれるトランジスタを提案している。これは第５図に
示すように、基板に対して垂直に立った平板状の半導体
領域を形成し、ソース、チャネル、ドレインを横方向に
形成するものである。図中、４５はゲート酸化膜、４６
はゲート電極、４７はソース、４８はドレイン、４３は
シリコン基板、４４は第１のＳｉｎ、膜である。
［発明が解決しようとする課題］ ＭＯＳＦＥＴにより構成されるＬＳＴにおいて、集積度
の向上を図るには、ＭＯＳ　Ｆ　ＥＴの各寸法の縮小を
図ることが必要である。しかし、例えばゲート長に関し
ていえば、現状では０．３〜０゜４μｍ程度以下にする
ことは困難である。これに対して、通常のトランジスタ
動作に必要なシリコン層の厚さは数十〜数百人であり、
実際厚さ数百人のＳＯＩ　　ＭＯＳＦＥＴが試作され、
数多くの報告がなされている（例えばアイ・イー・イー
・イー・トランザクション・オブ・エレクトロニクスデ
バイスレターズ７巻２４４ページ［ＩＥＥＥ。
ＥＤＬ−７’、２４４　（１９８６）］　）。そこで集
積度を向上させるために、薄膜状のトランジスタを、基
板に対して垂直に配置する方法が考えられる。
第５図に示した従来例ではソース、ゲート、ドレインの
三つの領域がそれぞれ面積を占有してしまう。また第４
図（ａ）の従来例ではソースがトランジスタの側方にあ
るため、余分な面積を占有し、設計の自由度が減る。第
４図（ｂ）の従来例ではソースの不純物を側方から導入
するためのプロセスが複雑で、かつ不純物プロファイル
の制御に精密さが要求される。
次に、従来例（第４図２第５図）のような縦型トランジ
スタでは、エツチングにより基板を掘り下げることによ
り、平板上あるいは柱状の構造（以下縦型トランジスタ
基板と呼ぶ）を形成する。
しかし、一般に垂直にエツチングを行うのは困難であり
、縦型トランジスタ基板の膜厚が一定でなくなる。また
、エツチングのマスクとなる幅の狭いレジストパターン
を形成する二とも困難である。
基板が薄く、チャネル領域の空乏層が基板付近まで届く
いわゆる完全空乏化ＳＯＩ　　ＭＯＳＦＥＴでは、トラ
ンジスタ特性が膜厚に敏感に依存するため、膜厚の制御
は重要な課題である。
また、従来例（第４図、第５図）のような縦型トランジ
スタでは、不純物導入に斜めイオン注入を用いるなど、
イオン注入により形成される不純物プロファイルの制御
に高度な配慮が必要である。
本発明の目的は、前記課題を解決したトランジスタ及び
その製造方法を提供することにある。
［課題を解決するための手段］ 前記目的を達成するため、本発明に係るトランジスタは
、基板上に、第１の導電型の不純物を導入した半導体層
、第２の導電型の不純物を導入した半導体層、第１の導
電型の不純物を導入した半導体層を順次積層した柱状も
しくは平板状の構造を有し、さらに柱状もしくは平板状
の構造の側方に、絶縁膜を介して電流制御用の電極を有
するものである。
また、本発明に係るトランジスタの製造方法は、絶縁体
に設けたスリット状の領域に、第１の導電型の不純物を
導入する半導体層、第２の導電型の不純物を導入する半
導体層、第１の導電型の不純物を導入する半導体層を順
次選択的かつエピタキシャルに成長させたのち、絶縁体
を一部除去し、半導体層との間に絶縁膜を介して制御電
極を設けるものであり、 また、絶縁体中に制御電極を埋め込んだ構造に隣接した
ス′リットを設け、このスリット状の領域に半導体層を
選択的かつエピタキシャルに成長させ、かつ半導体の成
長と同時に不純物を導入するか、あるいは成長中、ある
段階においてイオン注入、あるいは拡散により不純物を
導入するか、あるいは成長終了後に不純物を導入するも
のである。
また、本発明に係るトランジスタの製造方法は、基板上
に絶縁体よりなるパターンを設け、このパターンの側方
、パターンのない部分に基板を露出させ、続いてアモル
ファス又は多結晶の半導体膜を基板上に堆積させ、さら
にこれを絶縁体膜で覆ったのち、アモルファス又は多結
晶の半導体膜を、レーザービーム、電子ビーム、電気ヒ
ーター等の熱源により溶融再結晶化することにより、基
板表面に対して平行でない方向に、平板状もしくは柱状
あるいはこれらを組み合わせた形状のトランジスタ基板
を製造するものであり、 また、基板上に絶縁体よりなるパターンを設け、このパ
ターンの側方、パターンのない部分に基板を露出させ、
続いてアモルファス又は多結晶の半導体膜を基板上に堆
積させ、これを基板をシードとして結晶の固相成長を行
うことにより単結晶化させ、基板表面に対して平行でな
い方向に、平板状もしくは柱状あるいはこれらを組み合
わせた形状のトランジスタ基板を製造するものである。
さらに、本発明に係るトランジスタの製造方法は、基板
上に絶縁体よりなるパターンを設け、このパターンの側
方、パターンのない部分に基板を露出させ、続いてスペ
ーサーとなる物質を基板上に堆積させ、続いて絶縁膜を
堆積し、絶縁膜をエッチバックしてスペーサーを露出さ
せ、スペーサーを絶縁膜に対して選択的にエツチングす
ることに基板表面に平行でない方向に絶縁体のスリット
を設け、基板をシードとし、このスリット中に半導体層
を選択的かつエピタキシャルに成長させ、基板表面に対
して平行でない方向に、平板状もしくは柱状あるいはこ
れらを組み合わせた形状のトランジスタ基板を製造する
ものである。
〔作用］ 第２図（ａ）、（ｂ）に請求項（１）の発明に基づ＜Ｍ
ＯＳＦＥＴの一例を示す。
図において、２０はシリコン基板、２１は第１の８１０
２膜、２２はスリット、２３は第１のシリコン層、２４
は第２のシリコン層、２５は第３のシリコン層、２６は
第２のＳ　ｉ　Ｏ，膜、２７はポリシリコン膜である。
従来例（第５図）では、ソース、チャネル、ドレイン、
ゲートの４領域が面積を占有するのに対し、本発明では
、ゲート及びトランジスタの断面の２領域だけが面積を
占有し、面積が節減される。
従来例（第４図（ａ））に対しては、下部拡散層の横方
向の広がりが少ない分面積の節減になる。
従来例（第４図（ｂ）〕に対しては、下部拡散への電極
の付加が容易な点で本発明は優れる。
請求項（２）の発明は、低温で不純物をドープしながら
エピタキシャル成長を行うことにより、特に縦型トラン
ジスタを斜めイオン注入により形成する際問題になるイ
オン注入時の不純物のプロファイルの広がり、あるいは
イオン注入後の不純物を活性化する熱処理に伴う不純物
の拡散を防ぐことができる。
請求項（３）の発明は、膜が堆積する際、現行のプロセ
スにおいても、信頼性が高く、かつ精密な膜厚制御が可
能であることを利用することにより、ゲート電極の位置
を決定し、余分な寄生容量を低減することができる。
請求項（４）、（５）の発明は、膜厚制御性の良いアモ
ルファスあるいは多結晶半導体膜の堆積プロセスに基づ
いて、縦型トランジスタ基板の膜厚が決定できるため、
エツチングにより縦型トランジスタ基板を形成した際発
生する膜厚の不均一性を回避することができる。
請求項（６）の発明は、膜厚制御性の良いスペーサー物
質の堆積プロセスに基づいて、縦型トランジスタ基板の
膜厚が決定できるため、エツチングにより縦型トランジ
スタ基板を形成した際発生する膜厚の不均一性を回避す
ることができる。
〔実施例〕
以下、本発明の実施例を図により説明する。
（実施例１） 請求項（１）、（３）、（６）の発明に基づくトランジ
スタの製造方法を第１図（ａ）〜（ｆ）に示す。
第１図（ａ）に示すように、Ｐ型シリコン基板１を２０
００人熱酸化し、第１のＳｉｎ、膜２を形成し、続いて
３０００Ａの第２のポリシリコン膜（第２のＳ　ｉ　Ｏ
，膜）３をＬＰＧＶＤにより堆積し、第２のポリシリコ
ン膜３へのリンの拡散を行い、通常のフォトリソグラフ
ィ工程及びドライエツチングにより第２のポリシリコン
膜３をパターニングし、ＥＣＲプラズマＣＶＤにより、
ポリシリコン膜（ＳｉＯ２膜）４をポリシリコン膜３が
存在する領域では膜厚が２０００人、第２のポリシリコ
ン膜３が存在しない領域では膜厚が５００ＯＡとなり、
Ｓｉｎ、膜４の表面が平坦となるように堆積し、第１図
（ａ）に示した形状を得る。
次に、第１図（ｂ）に示すように、ウェハの上面から見
て、ポリシリコン膜４のある領域５を横断するように矩
形の開口部６をリソグラフィ工程及びドライエツチング
工程により設ける。矩形の長辺は例えば１．ｏｌ、Ｉｍ
、短辺は５０００人とする。このとき、開口部６では第
１のＳｉ○２膜２゜ポリシリコン膜４．第２の８１０１
膜３が除去され、シリコン基板ｌが露出するようにする
。そして、等方性のエツチングにより、ポリシリコン膜
４を５０人エツチングし、続いて、熱酸化による１００
人の第３の５ｉＯ７膜７の形成、ドライエツチングによ
る開口部６の酸化膜の除去を行い、１０００人のポリシ
リコンをＬＰＧＶＤにより堆積したあと、ドライエツチ
ングによりポリシリコン膜７を１０００人エツチングし
、開口部６の側壁に第２のポリシリコン膜８を残し、第
１図（ｂ）に示した形状を得る。
次に第１図（Ｃ）に示すように、ＬＰＧＶＤにより第４
の８１０．膜９を５０００人堆積し、ドライエツチング
により５０００Ａのエツチングを行い、開口部６を第４
のＳ　ｉ　Ｏ，膜９により埋める。そして第２のポリシ
リコン膜７をエツチングにより除去し、スリット１０を
形成し、第１図（Ｃ）に示した形状を得る。
次に、第１図（ｄ）に示すように、酸化膜上にはシリコ
ンが成長しない選択エピタキシャル成長により、スリッ
ト１０の中に、基板と同一導電型の第１導電型の不純物
、例えばボロンを３ＸＩＯ゛印−”ドープした第１のシ
リコン層１１を１０００人、第２導電型の鈍物、例えば
ヒ素をｌｘ１０”Ｃｍ’ドープした第２のシリコン層１
２を１５００人、ボロンを５×１０“ＣｌＴｌ−ドープ
した第３のシリコン層１３を２０００人、ヒ素を１×１
０”印−”ドープした第４のシリコン層１４を２５００
人だけそれぞれ成長させ、第１図（ｄ）に示した形状を
得る。
次に開口部６の端部に位置する第２の開口１５をフォト
リソグラフィ及びドライエツチングに行う。このとき第
２の開口１５の領域にある第１のＳｉｎ、膜２．第２の
Ｓ　ｉ　Ｏ，膜３．第２のポリシリコン膜４はすべて除
去する。第２の開口１５の寸法は、例えば０．３μｍ角
とする。そしてＬＰ　ＣＶ　Ｄ　Ｃニーより第５のＳｉ
Ｏ，膜１６を３０００人堆積し、コンタクト開口１７に
おいて、第２のポリシリコン膜４．第３のシリコン層１
３．第４のシリコン層１４．第２のＳ　ｉ　Ｏ２膜８の
すべてと、第１のシリコン層１１の上部５００人をドラ
イエツチングにより除去する。このとき、コンタクト開
口１７の寸法は０．４μｍ角とする。そして熱酸化によ
り、コンタクト開口１７に露出した第１のポリシリコン
膜４．第３のシリコン層１３゜第４のシリコン層１４の
側面、第１のシリコン層１１の上面に２０ＯＡ（７）第
６（７）ＳｉＯ，膜１８を設け、さらに第７の５１０１
膜１９をＬＰＣＶＤにより１０００人堆積し、ドライエ
ツチングによりコンタクト開口１７の付近にある第６の
Ｓｉ○８膜１８と第７の５ｉＯ１膜１９を除去する。そ
して、第４のシリコン層１４及び第１のポリシリコン膜
４に対して通常のコンタクトホールを開け、通常の工程
で配線を形成すると、第１図（ｆ）に示した縦型トラン
ジスタを得る。
（実施例２） 第２図（ａ）、（ｂ）に、請求項（２）に基づくトラン
ジスタの製造方法を示す。
第２図（ａ）に示すように、第１の導電型のシリコン基
板２０の表面に熱酸化により第１の５ｉＯ５膜２１を５
０００人形成する。続いて通常のりソグラフィ及びドラ
イエツチングによりスリット２２を形成し、第２図（ａ
）の形状を得る。
選択的エピタキシャル成長により、第２の導電型の第１
のシリコン層２３．第１の導電型の第２のシリコン層２
４．第１の導電型の第３のシリコン層２５をこの順にそ
れぞれ１５００人、２０００人、１５００人それぞれ形
成し、第１の５ｉＯ１膜を４０００Ａドライエツチング
により除去する。
熱酸化により第２のＳｉｎ、膜２６を１００人形成し、
ポリシリコン膜２７を１０００人堆積し、続いて１００
０人ポリシリコン膜２７をドライエツチングし、第２図
（ｂ）の形状を得る。このとき、ポリシリコン膜２７に
は成長中に不純物のドーピングを行う。
（実施例３） 第３図（ａ）、（ｂ）、（ｃ）に、請求項（４）に基づ
くトランジスタの製造方法を示す。
第３図（ａ）に示すように、シリコン基板２８の表面に
熱酸化により第１のＳ　ｉ　Ｏ，膜２９をパターニング
し、第１のポリシリコン膜３０を１０ｏＯＡＬＰＣＶＤ
により堆積し、続いて１０００人のポリシリコンに対す
るドライエツチングを行い、第３図（ａ）の構造を得る
。ここで、第１のＳｉＯヨ膜２９のスペースは５０００
Ａとする。
第３図（ｂ）に示すように、続いて３０００人の第２の
Ｓ　ｉ　Ｏ，膜３１のＬＰＣＶＤによる堆積、Ｓ　ｉ　
Ｏ，膜に対する３　０００人のドライエツチングを行い
、レーザーアニールにより第１のポリシリコン膜３０を
単結晶化し、単結晶シリコン膜３２を形成し、第３図（
ｂ）の形状を得る。
第３図（Ｃ）に示すように、続いてドライエツチングに
より単結晶シリコン膜３２をパターニングし、第１のＳ
　ｉ　Ｏ，膜２９を４０００人ドライエツチングし、斜
めイオン注入により第１の導電型の不純物を注入し、単
結晶シリコン膜３２の表面を２００人熱酸化し、第２の
８１０．膜３３を形成したのち、第２のポリシリコン膜
３４を２００ＯＡ堆積し、ドライエツチングにより第２
のポリシリコン膜３４をパターニングし、斜めイオン注
入により第２の導電型の不純物を注入して、第３図（ｃ
）の形状を得る。
請求項（５）に基づく方法では第２のＳｉ○８膜３１を
省略することができる。
〔発明の効果〕
以上説明したように、請求項（１）の発明によれば、ト
ランジスタの集積度を著しく向上させることができる。
また、請求項（２）の発明では、トランジスタの集積度
を著しく向上させるとともに、不純物分布の制御性を向
上させることができる。
また、請求項（３）の発明では、トランジスタ製造プロ
セスの自由度を向上させることができる。
さらに、請求項（４）、（５）、（６）の発明によれば
、縦型トランジスタ基板の膜厚を高精度に制御すること
ができる。
【図面の簡単な説明】
第１図（ａ）　、　　（ｂ）　、　　（ｃ）　、　　（
ｄ）　、　　（ｅ）、（ｆ）は、本発明の実施例１に係
る製造方法を工程順に示した断面図、第２図（ａ）、（
ｂ）は、本発明の実施例２に係る製造方法を工程順に示
した断面図、第３図（ａ）、（ｂ）、（ｃ）は、本発明
の実施例３に係る製造方法を工程順に示した断面図、第
４図（ａ）、（ｂ）、第５図は、従来例を示す断面図で
ある。 １．２０．２８・・・シリコン基板 ２．２１・・・第１の８１０．膜 ３・・・第２の８１０．膜　　　４・・・ポリシリコン
膜５・・・ポリシリコン膜４のある領域 ６・・・開口部　　　　　　　７・・・第３のＳｉｎ、
膜８・・・第２のポリシリコン膜９・・・第４のＳ　ｉ
　Ｏ，膜１０．２２・・・スリット １１．２３・・・第１のシリコン層 １２．２４・・・第２のシリコン層 １３．２５・・・第３のシリコン層 １４・−・第４のシリコン層　１５・・・第２の開口１
６・・・第５のＳ　ｉ　Ｏ，膜　　１７・・・コンタク
ト開口１８・・・第６のＳｉｎ、膜　１９・・・第７の
ＳｉＯオ膜２９・・・第１のＳ　ｉ　Ｏ，膜 ３ｏ・・・第１のポリシリコン膜 ３１．３３・・・第２のＳｉＯ□膜 ３２・・・単結晶シリコン ３４・・・第２のポリシリコン膜 ４・ボ”ソシリコン趨１ （ｂ） 第１図 第１図 ／シ／２Ｊ３Ａ−１５革２１？側口 （ｅ） 第１図 第２図 第３図 第４図

Claims (6)

    【特許請求の範囲】
  1. （１）基板上に、第１の導電型の不純物を導入した半導
    体層、第２の導電型の不純物を導入した半導体層、第１
    の導電型の不純物を導入した半導体層を順次積層した柱
    状もしくは平板状の構造を有し、さらに柱状もしくは平
    板状の構造の側方に、絶縁膜を介して電流制御用の電極
    を有することを特徴とするトランジスタ。
  2. （２）絶縁体に設けたスリット状の領域に、第１の導電
    型の不純物を導入する半導体層、第２の導電型の不純物
    を導入する半導体層、第１の導電型の不純物を導入する
    半導体層を順次選択的かつエピタキシャルに成長させた
    のち、絶縁体を一部除去し、半導体層との間に絶縁膜を
    介して制御電極を設けることを特徴とするトランジスタ
    の製造方法。
  3. （３）絶縁体中に制御電極を埋め込んだ構造に隣接した
    スリットを設け、このスリット状の領域に半導体層を選
    択的かつエピタキシャルに成長させ、かつ半導体の成長
    と同時に不純物を導入するか、あるいは成長中、ある段
    階においてイオン注入、あるいは拡散により不純物を導
    入するか、あるいは成長終了後に不純物を導入すること
    を特徴とするトランジスタの製造方法。
  4. （４）基板上に絶縁体よりなるパターンを設け、このパ
    ターンの側方、パターンのない部分に基板を露出させ、
    続いてアモルファス又は多結晶の半導体膜を基板上に堆
    積させ、さらにこれを絶縁体膜で覆つたのち、アモルフ
    ァス又は多結晶の半導体膜を、レーザービーム、電子ビ
    ーム、電気ヒーター等の熱源により溶融再結晶化するこ
    とにより、基板表面に対して平行でない方向に、平板状
    もしくは柱状あるいはこれらを組み合わせた形状のトラ
    ンジスタ基板を製造することを特徴とするトランジスタ
    の製造方法。
  5. （５）基板上に絶縁体よりなるパターンを設け、このパ
    ターンの側方、パターンのない部分に基板を露出させ、
    続いてアモルファス又は多結晶の半導体膜を基板上に堆
    積させ、これを基板をシードとして結晶の固相成長を行
    うことにより単結晶化させ、基板表面に対して平行でな
    い方向に、平板状もしくは柱状あるいはこれらを組み合
    わせた形状のトランジスタ基板を製造することを特徴と
    するトランジスタの製造方法。
  6. （６）基板上に絶縁体よりなるパターンを設け、このパ
    ターンの側方、パターンのない部分に基板を露出させ、
    続いてスペーサーとなる物質を基板上に堆積させ、続い
    て絶縁膜を堆積し、絶縁膜をエッチバックしてスペーサ
    ーを露出させ、スペーサーを絶縁膜に対して選択的にエ
    ッチングすることに基板表面に平行でない方向に絶縁体
    のスリットを設け、基板をシードとし、このスリット中
    に半導体層を選択的かつエピタキシャルに成長させ、基
    板表面に対して平行でない方向に、平板状もしくは柱状
    あるいはこれらを組み合わせた形状のトランジスタ基板
    を製造することを特徴とするトランジスタの製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006522488A (ja) * 2003-04-03 2006-09-28 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｆｉｎｆｅｔデバイス中の構造を形成する方法
US7432557B1 (en) 2003-07-08 2008-10-07 Advanced Micro Devices, Inc. FinFET device with multiple channels
US7498225B1 (en) 2003-12-04 2009-03-03 Advanced Micro Devices, Inc. Systems and methods for forming multiple fin structures using metal-induced-crystallization
US7679134B1 (en) * 2002-11-26 2010-03-16 Globalfoundries FinFET device with multiple fin structures

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5674766A (en) * 1994-12-30 1997-10-07 Siliconix Incorporated Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer
US5581101A (en) * 1995-01-03 1996-12-03 International Business Machines Corporation FET and/or bipolar devices formed in thin vertical silicon on insulator (SOI) structures
US5753559A (en) * 1996-01-16 1998-05-19 United Microelectronics Corporation Method for growing hemispherical grain silicon
DE19711481A1 (de) * 1997-03-19 1998-10-08 Siemens Ag Verfahren zur Herstellung eines vertikalen MOS-Transistors
DE59814314D1 (de) * 1997-07-18 2008-12-11 Infineon Technologies Ag Verfahren zur herstellung eines vertikalen mos-transistors
US6107660A (en) * 1999-05-19 2000-08-22 Worldwide Semiconductor Manufacturing Corp. Vertical thin film transistor
US7163864B1 (en) 2000-10-18 2007-01-16 International Business Machines Corporation Method of fabricating semiconductor side wall fin
US6440800B1 (en) 2001-01-26 2002-08-27 Chartered Semiconductor Manufacturing Ltd. Method to form a vertical transistor by selective epitaxial growth and delta doped silicon layers
US6649476B2 (en) * 2001-02-15 2003-11-18 Micron Technology, Inc. Monotonic dynamic-static pseudo-NMOS logic circuit and method of forming a logic gate array
US6798017B2 (en) * 2001-08-31 2004-09-28 International Business Machines Corporation Vertical dual gate field effect transistor
US6686604B2 (en) * 2001-09-21 2004-02-03 Agere Systems Inc. Multiple operating voltage vertical replacement-gate (VRG) transistor
FR2830686B1 (fr) 2001-10-04 2004-10-22 Commissariat Energie Atomique Transistor a un electron et a canal vertical, et procedes de realisation d'un tel transistor
US6544824B1 (en) 2002-01-03 2003-04-08 Chartered Semiconductor Manufacturing Ltd. Method to form a vertical transistor by first forming a gate/spacer stack, then using selective epitaxy to form source, drain and channel
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7087506B2 (en) * 2003-06-26 2006-08-08 International Business Machines Corporation Method of forming freestanding semiconductor layer
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7105390B2 (en) * 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7579280B2 (en) 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7071064B2 (en) * 2004-09-23 2006-07-04 Intel Corporation U-gate transistors and methods of fabrication
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7193279B2 (en) * 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
US7518196B2 (en) * 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
KR100673105B1 (ko) * 2005-03-31 2007-01-22 주식회사 하이닉스반도체 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7396711B2 (en) 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
US7777250B2 (en) 2006-03-24 2010-08-17 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures and related methods for device fabrication
US7449373B2 (en) * 2006-03-31 2008-11-11 Intel Corporation Method of ion implanting for tri-gate devices
US7491995B2 (en) 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors
US8354311B2 (en) 2006-04-04 2013-01-15 Micron Technology, Inc. Method for forming nanofin transistors
JP5229587B2 (ja) 2006-04-04 2013-07-03 マイクロン テクノロジー， インク． 成長型ナノＦｉｎトランジスタ
US8734583B2 (en) * 2006-04-04 2014-05-27 Micron Technology, Inc. Grown nanofin transistors
US7670928B2 (en) * 2006-06-14 2010-03-02 Intel Corporation Ultra-thin oxide bonding for S1 to S1 dual orientation bonding
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
US7875958B2 (en) 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
WO2008051503A2 (en) 2006-10-19 2008-05-02 Amberwave Systems Corporation Light-emitter-based devices with lattice-mismatched semiconductor structures
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
WO2008124154A2 (en) 2007-04-09 2008-10-16 Amberwave Systems Corporation Photovoltaics on silicon
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
DE112008002387B4 (de) 2007-09-07 2022-04-07 Taiwan Semiconductor Manufacturing Co., Ltd. Struktur einer Mehrfachübergangs-Solarzelle, Verfahren zur Bildung einer photonischenVorrichtung, Photovoltaische Mehrfachübergangs-Zelle und Photovoltaische Mehrfachübergangs-Zellenvorrichtung,
JP5623005B2 (ja) * 2008-02-01 2014-11-12 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
CN102160145B (zh) 2008-09-19 2013-08-21 台湾积体电路制造股份有限公司 通过外延层过成长的元件形成
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
JP5705207B2 (ja) 2009-04-02 2015-04-22 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． 結晶物質の非極性面から形成される装置とその製作方法
US9406793B2 (en) 2014-07-03 2016-08-02 Broadcom Corporation Semiconductor device with a vertical channel formed through a plurality of semiconductor layers
CN104538442B (zh) * 2014-08-28 2017-10-17 华为技术有限公司 一种隧穿场效应晶体管及其制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL191683C (nl) * 1977-02-21 1996-02-05 Zaidan Hojin Handotai Kenkyu Halfgeleidergeheugenschakeling.
JPS54125986A (en) * 1978-03-23 1979-09-29 Handotai Kenkyu Shinkokai Semiconductor including insulated gate type transistor
US4663831A (en) * 1985-10-08 1987-05-12 Motorola, Inc. Method of forming transistors with poly-sidewall contacts utilizing deposition of polycrystalline and insulating layers combined with selective etching and oxidation of said layers
US4764801A (en) * 1985-10-08 1988-08-16 Motorola Inc. Poly-sidewall contact transistors
US4757029A (en) * 1987-05-04 1988-07-12 Motorola Inc. Method of making vertical field effect transistor with plurality of gate input cnnections
US4902641A (en) * 1987-07-31 1990-02-20 Motorola, Inc. Process for making an inverted silicon-on-insulator semiconductor device having a pedestal structure
US4786615A (en) * 1987-08-31 1988-11-22 Motorola Inc. Method for improved surface planarity in selective epitaxial silicon
US4860077A (en) * 1987-09-28 1989-08-22 Motorola, Inc. Vertical semiconductor device having a sidewall emitter
US5308782A (en) * 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
US5208172A (en) * 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5340754A (en) * 1992-09-02 1994-08-23 Motorla, Inc. Method for forming a transistor having a dynamic connection between a substrate and a channel region

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7679134B1 (en) * 2002-11-26 2010-03-16 Globalfoundries FinFET device with multiple fin structures
JP2006522488A (ja) * 2003-04-03 2006-09-28 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Ｆｉｎｆｅｔデバイス中の構造を形成する方法
US7432557B1 (en) 2003-07-08 2008-10-07 Advanced Micro Devices, Inc. FinFET device with multiple channels
US7498225B1 (en) 2003-12-04 2009-03-03 Advanced Micro Devices, Inc. Systems and methods for forming multiple fin structures using metal-induced-crystallization

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