JPH04294585A - 縦型ｍｏｓ半導体装置の製造方法 - Google Patents
縦型ｍｏｓ半導体装置の製造方法Info
- Publication number
- JPH04294585A JPH04294585A JP3059869A JP5986991A JPH04294585A JP H04294585 A JPH04294585 A JP H04294585A JP 3059869 A JP3059869 A JP 3059869A JP 5986991 A JP5986991 A JP 5986991A JP H04294585 A JPH04294585 A JP H04294585A
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- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor device
- silicon
- silicon pillar
- manufacturing
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はシリコン基板表面に対し
て垂直方向にチャネルを有する縦型ＭＯＳ半導体装置の
製造方法に関する。
て垂直方向にチャネルを有する縦型ＭＯＳ半導体装置の
製造方法に関する。
【０００２】
【従来の技術】現在、実用に供されているＭＯＳ型半導
体集積回路では、半導体表面に対して水平方向にチャネ
ルを有する平面型ＭＯＳ型半導体が用いられている。集
積回路の集積度を向上させるためには素子の占有面積を
減少させる必要があるが、平面型ＭＯＳ型半導体におい
て占有面積を減少させるためには、チャネル長を短くし
たりチャネル幅を小さくする必要がある。しかし、短チ
ャネル効果やホットキャリアによる劣化、電流駆動能力
の低下等の多くの問題が生じるためチャネル長やチャネ
ル幅を小さくして占有面積を有効に減少させることは困
難である。
体集積回路では、半導体表面に対して水平方向にチャネ
ルを有する平面型ＭＯＳ型半導体が用いられている。集
積回路の集積度を向上させるためには素子の占有面積を
減少させる必要があるが、平面型ＭＯＳ型半導体におい
て占有面積を減少させるためには、チャネル長を短くし
たりチャネル幅を小さくする必要がある。しかし、短チ
ャネル効果やホットキャリアによる劣化、電流駆動能力
の低下等の多くの問題が生じるためチャネル長やチャネ
ル幅を小さくして占有面積を有効に減少させることは困
難である。
【０００３】一方、薄膜ＳＯＩ基板等に形成したＭＯＳ
型半導体装置において基板部分が完全に空乏化すること
により素子特性が向上することが見いだされており、こ
うした完全空乏化デバイスの研究が行われている。また
チャネル領域を挟む２つのゲート電極を有する２ゲート
デバイスにより、ドレイン電流の制御性を向上させる研
究も進められている。
型半導体装置において基板部分が完全に空乏化すること
により素子特性が向上することが見いだされており、こ
うした完全空乏化デバイスの研究が行われている。また
チャネル領域を挟む２つのゲート電極を有する２ゲート
デバイスにより、ドレイン電流の制御性を向上させる研
究も進められている。
【０００４】このような占有面積の小さなデバイス、完
全空乏化デバイスや２ゲートデバイスの実現には様々な
方法が試みられているが、その一つの方法として、シリ
コン基板表面に対して垂直方向にチャネルを有する縦型
ＭＯＳ半導体装置を用いる方法がある。すなわち、チャ
ネルをシリコン基板表面に対して垂直方向に形成するこ
とにより、チャネル長を短くしたり、チャネル幅を小さ
くしなくても占有面積を減少させることができる。また
、チャネル領域の周囲にゲート電極を容易に形成するこ
とができ、チャネル領域を十分細い柱状にすることによ
り基板部分を完全に空乏化することができる。また、柱
状にしたチャネル領域の相対する２つの側面に沿ってゲ
ート電極を形成することにより２ゲートデバイスも容易
に実現できる。
全空乏化デバイスや２ゲートデバイスの実現には様々な
方法が試みられているが、その一つの方法として、シリ
コン基板表面に対して垂直方向にチャネルを有する縦型
ＭＯＳ半導体装置を用いる方法がある。すなわち、チャ
ネルをシリコン基板表面に対して垂直方向に形成するこ
とにより、チャネル長を短くしたり、チャネル幅を小さ
くしなくても占有面積を減少させることができる。また
、チャネル領域の周囲にゲート電極を容易に形成するこ
とができ、チャネル領域を十分細い柱状にすることによ
り基板部分を完全に空乏化することができる。また、柱
状にしたチャネル領域の相対する２つの側面に沿ってゲ
ート電極を形成することにより２ゲートデバイスも容易
に実現できる。
【０００５】具体的な縦型ＭＯＳ半導体装置の製造方法
の例としては、図１１（ａ）のようにシリコン基板１の
表面にボロンのイオン注入を行い６μｍの深さでｐ型不
純物層２を形成したのち、図１１（ｂ）のようにＲＩＥ
法を用いて部分的にｐ型不純物層２を除去して１μｍの
高さで０．５μｍの幅をもつシリコン柱５を形成し、図
１１（ｃ）のように熱酸化により２００Åの厚さのゲー
ト酸化膜７を形成し、その上に図１１（ｄ）のように０
．６μｍの厚さで多結晶シリコン８を堆積し、サイドウ
ォール技術を用いてエッチバックして図１１（ｅ）のよ
うに水平方向に０．３μｍの厚さで多結晶シリコン８を
残してゲート電極９とし、図１１（ｆ）のようにゲート
電極９をマスクとして砒素そイオン注入を行い０．３μ
ｍの深さでドレイン領域１０およびソース領域３を形成
して縦型ＭＯＳ半導体装置とする。この場合、ドレイン
領域１０とソース領域３が入れ代わってもよい。
の例としては、図１１（ａ）のようにシリコン基板１の
表面にボロンのイオン注入を行い６μｍの深さでｐ型不
純物層２を形成したのち、図１１（ｂ）のようにＲＩＥ
法を用いて部分的にｐ型不純物層２を除去して１μｍの
高さで０．５μｍの幅をもつシリコン柱５を形成し、図
１１（ｃ）のように熱酸化により２００Åの厚さのゲー
ト酸化膜７を形成し、その上に図１１（ｄ）のように０
．６μｍの厚さで多結晶シリコン８を堆積し、サイドウ
ォール技術を用いてエッチバックして図１１（ｅ）のよ
うに水平方向に０．３μｍの厚さで多結晶シリコン８を
残してゲート電極９とし、図１１（ｆ）のようにゲート
電極９をマスクとして砒素そイオン注入を行い０．３μ
ｍの深さでドレイン領域１０およびソース領域３を形成
して縦型ＭＯＳ半導体装置とする。この場合、ドレイン
領域１０とソース領域３が入れ代わってもよい。
【０００６】この構造では、ゲート酸化膜７を挟んでゲ
ート電極９に対向するシリコン柱５の側面にチャネルが
形成され、チャネルがシリコン基板１の表面に対して垂
直方向となる。
ート電極９に対向するシリコン柱５の側面にチャネルが
形成され、チャネルがシリコン基板１の表面に対して垂
直方向となる。
【０００７】
【発明が解決しようとする課題】図１１（ｆ）に示すよ
うに、ドレイン領域１０とソース領域３はゲート電極９
をマスクとするイオン注入により形成されるが、図１１
（ｅ）におけるサイドウォール技術を用いたエッチバッ
クによりゲート電極９の形状を制御するのは困難であり
、ゲート電極９の上部において水平方向の厚みが減少す
るので、ドレイン領域１０の深さにばらつきが生じ、そ
の結果チャネル長の制御が困難になる。また、ゲート電
極９の厚みが比較的大きい場合には、ゲート電極９の下
部にあるソース領域３とシリコン柱５の側面に形成され
るチャネルとの距離が大きくなり、電流の制御性が劣化
する。一方で、ゲート電極９の厚みが比較的小さい場合
には、ゲート電極９に他の配線をつなぐことが困難にな
る。
うに、ドレイン領域１０とソース領域３はゲート電極９
をマスクとするイオン注入により形成されるが、図１１
（ｅ）におけるサイドウォール技術を用いたエッチバッ
クによりゲート電極９の形状を制御するのは困難であり
、ゲート電極９の上部において水平方向の厚みが減少す
るので、ドレイン領域１０の深さにばらつきが生じ、そ
の結果チャネル長の制御が困難になる。また、ゲート電
極９の厚みが比較的大きい場合には、ゲート電極９の下
部にあるソース領域３とシリコン柱５の側面に形成され
るチャネルとの距離が大きくなり、電流の制御性が劣化
する。一方で、ゲート電極９の厚みが比較的小さい場合
には、ゲート電極９に他の配線をつなぐことが困難にな
る。
【０００８】本発明の目的は、チャネル長が制御しやす
く、ゲート電極下部のソース領域またはドレイン領域と
シリコン柱の側面に形成されるチャネルとの距離が小さ
く、配線をつなぎやすいゲート電極を有する縦型ＭＯＳ
半導体装置の製造方法を提供する。
く、ゲート電極下部のソース領域またはドレイン領域と
シリコン柱の側面に形成されるチャネルとの距離が小さ
く、配線をつなぎやすいゲート電極を有する縦型ＭＯＳ
半導体装置の製造方法を提供する。
【０００９】
【課題を解決するための手段】本発明の前記目的は、シ
リコン基板表面に対して垂直方向にチャネルを有する縦
型ＭＯＳ半導体装置の製造方法において、ゲート電極の
形成前に、ゲート電極下部の前記シリコン基板にソース
又はドレイン領域を形成する工程と、前記ソース又はド
レイン領域上にシリコン柱を形成する工程と、前記シリ
コン基板表面上にあって前記シリコン柱を取り囲む絶縁
物を形成する工程と、前記シリコン柱と絶縁物とで形成
される溝にゲート電極を埋め込んでゲート電極を形成す
る工程と、からなる縦型ＭＯＳ半導体装置の製造方法を
提供するものである。
リコン基板表面に対して垂直方向にチャネルを有する縦
型ＭＯＳ半導体装置の製造方法において、ゲート電極の
形成前に、ゲート電極下部の前記シリコン基板にソース
又はドレイン領域を形成する工程と、前記ソース又はド
レイン領域上にシリコン柱を形成する工程と、前記シリ
コン基板表面上にあって前記シリコン柱を取り囲む絶縁
物を形成する工程と、前記シリコン柱と絶縁物とで形成
される溝にゲート電極を埋め込んでゲート電極を形成す
る工程と、からなる縦型ＭＯＳ半導体装置の製造方法を
提供するものである。
【００１０】また、前記シリコン柱の周囲全てに前記溝
が形成されてなる縦型ＭＯＳ半導体装置の製造方法を提
供するものである。
が形成されてなる縦型ＭＯＳ半導体装置の製造方法を提
供するものである。
【００１１】更に、前記シリコン柱の断面が矩形であっ
て、このシリコン柱の相対する２側面に沿って前記溝が
形成されてなる縦型ＭＯＳ半導体装置の製造方法を提供
するものである。
て、このシリコン柱の相対する２側面に沿って前記溝が
形成されてなる縦型ＭＯＳ半導体装置の製造方法を提供
するものである。
【００１２】前記シリコン柱は、素子導通時、表面チャ
ネル領域より内部が完全に空乏化する太さ又は幅を有す
るものである。
ネル領域より内部が完全に空乏化する太さ又は幅を有す
るものである。
【００１３】
【作用】本発明の縦型ＭＯＳ半導体装置の製造方法にお
いては、サイドウォール技術を用いず、シリコン柱とシ
リコン柱を取り囲む絶縁物の間に設けた溝にゲート電極
材料を埋め込むことによりゲート電極を形成するので、
ゲート電極の形状制御性がよく、ドレイン領域の深さの
ばらつきが抑えられ、その結果チャネル長の制御が容易
になる。
いては、サイドウォール技術を用いず、シリコン柱とシ
リコン柱を取り囲む絶縁物の間に設けた溝にゲート電極
材料を埋め込むことによりゲート電極を形成するので、
ゲート電極の形状制御性がよく、ドレイン領域の深さの
ばらつきが抑えられ、その結果チャネル長の制御が容易
になる。
【００１４】また、ゲート電極の形成前にゲート電極下
部のソース領域またはドレイン領域を形成するので、ゲ
ート電極下部のソース領域またはドレイン領域とシリコ
ン柱の側面に形成されるチャネルとの距離を小さくでき
る。また、ゲート電極の水平方向の厚みを大きくしても
、ゲート電極下部のソース領域またはドレイン領域に影
響を与えないので、水平方向にゲート電極を厚くしてゲ
ート電極に配線をつなぎ易くできる。
部のソース領域またはドレイン領域を形成するので、ゲ
ート電極下部のソース領域またはドレイン領域とシリコ
ン柱の側面に形成されるチャネルとの距離を小さくでき
る。また、ゲート電極の水平方向の厚みを大きくしても
、ゲート電極下部のソース領域またはドレイン領域に影
響を与えないので、水平方向にゲート電極を厚くしてゲ
ート電極に配線をつなぎ易くできる。
【００１５】
【実施例】以下、本発明の実施例を図面を参照しつつ詳
述するが、本発明は以下の実施例に限定されるものでは
ない。
述するが、本発明は以下の実施例に限定されるものでは
ない。
【００１６】本発明の実施例として縦型ＭＯＳ半導体装
置の製造方法を図１〜図９を用いて示し、２種類の実施
例の斜視図を図１０（ａ）〜（ｂ）を用いて示す。なお
、図１乃至図１０において、図１１に示した従来例と同
一の構成要素については、同一の符号にて示す。
置の製造方法を図１〜図９を用いて示し、２種類の実施
例の斜視図を図１０（ａ）〜（ｂ）を用いて示す。なお
、図１乃至図１０において、図１１に示した従来例と同
一の構成要素については、同一の符号にて示す。
【００１７】まず、図１のようにシリコン基板１の表面
にボロンのイオン注入を行い２μｍの深さでｐ型不純物
層２を形成したのち、図２のように砒素のイオン注入に
より０．３μｍの深さでソース領域３を形成する。次に
、図３のようにｐ型単結晶シリコン層４を１μｍの厚さ
でエピタキシャル成長させたのち、図４のようにＲＩＥ
法を用いてソース領域３が露出するまで部分的に単結晶
シリコン層４を除去して１μｍの高さで０．５μｍの幅
をもつシリコン柱５を形成する。
にボロンのイオン注入を行い２μｍの深さでｐ型不純物
層２を形成したのち、図２のように砒素のイオン注入に
より０．３μｍの深さでソース領域３を形成する。次に
、図３のようにｐ型単結晶シリコン層４を１μｍの厚さ
でエピタキシャル成長させたのち、図４のようにＲＩＥ
法を用いてソース領域３が露出するまで部分的に単結晶
シリコン層４を除去して１μｍの高さで０．５μｍの幅
をもつシリコン柱５を形成する。
【００１８】次いで酸化シリコン層６を１μｍの厚さで
堆積したのち図５のようにＲＩＥ法を用いて部分的に酸
化シリコン層６を除去してシリコン柱５と酸化シリコン
層６の間に０．５μｍの幅で溝を設け、図６のように熱
酸化により２００Åの厚さのゲート酸化膜７を形成する
。続いて、その上に図７のように０．５μｍの厚さで多
結晶シリコン８を堆積し溝を埋め込み、エッチバックし
て図８のように溝内に０．７μｍの高さで多結晶シリコ
ン８を残してゲート電極９とし、図９のように砒素をイ
オン注入することにより約０．３μｍの深さでドレイン
領域１０を形成して縦型ＭＯＳ半導体装置とする。この
場合、ドレイン領域１０とそソース領域３が入れ代わっ
てもよい。
堆積したのち図５のようにＲＩＥ法を用いて部分的に酸
化シリコン層６を除去してシリコン柱５と酸化シリコン
層６の間に０．５μｍの幅で溝を設け、図６のように熱
酸化により２００Åの厚さのゲート酸化膜７を形成する
。続いて、その上に図７のように０．５μｍの厚さで多
結晶シリコン８を堆積し溝を埋め込み、エッチバックし
て図８のように溝内に０．７μｍの高さで多結晶シリコ
ン８を残してゲート電極９とし、図９のように砒素をイ
オン注入することにより約０．３μｍの深さでドレイン
領域１０を形成して縦型ＭＯＳ半導体装置とする。この
場合、ドレイン領域１０とそソース領域３が入れ代わっ
てもよい。
【００１９】図８におけるゲート電極９の形成において
エッチバックによるゲート電極９の形状制御性は良好で
、ゲート電極９の水平方向の厚みが一定しているので、
ドレイン領域１０の深さが安定してチャネル長の制御が
容易となる。また、図２のように電極９の形成前にソー
ス領域３を形成するので、ソース領域３とシリコン柱５
の側面に形成されるチャネルを近接させることができ、
電流の制御性の劣化が抑えられる。また、ゲート電極９
の水平方向の厚さは図５において形成する溝の幅を変え
ることにより任意に決定でき、厚くできるのでゲート電
極９に配線をつなぎ易くする。
エッチバックによるゲート電極９の形状制御性は良好で
、ゲート電極９の水平方向の厚みが一定しているので、
ドレイン領域１０の深さが安定してチャネル長の制御が
容易となる。また、図２のように電極９の形成前にソー
ス領域３を形成するので、ソース領域３とシリコン柱５
の側面に形成されるチャネルを近接させることができ、
電流の制御性の劣化が抑えられる。また、ゲート電極９
の水平方向の厚さは図５において形成する溝の幅を変え
ることにより任意に決定でき、厚くできるのでゲート電
極９に配線をつなぎ易くする。
【００２０】なお、本実施例図５における溝は図１０（
ａ）のようにシリコン柱５の周囲すべてに形成されても
よく、また、図１０（ｂ）のようにシリコン柱５の相対
する２つの側面に沿って形成されてもよい。図１０（ａ
）の場合には、チャネルはシリコン柱５の周囲に形成さ
れ、シリコン柱が十分細ければ空乏層が重なり合い、完
全空乏化デバイスとなる。また、図１０（ｂ）の場合に
は、２つのチャネルがシリコン柱５の相対する２つの側
面に形成され、２ゲートデバイスとなる。
ａ）のようにシリコン柱５の周囲すべてに形成されても
よく、また、図１０（ｂ）のようにシリコン柱５の相対
する２つの側面に沿って形成されてもよい。図１０（ａ
）の場合には、チャネルはシリコン柱５の周囲に形成さ
れ、シリコン柱が十分細ければ空乏層が重なり合い、完
全空乏化デバイスとなる。また、図１０（ｂ）の場合に
は、２つのチャネルがシリコン柱５の相対する２つの側
面に形成され、２ゲートデバイスとなる。
【００２１】また、本実施例では図２においてシリコン
柱５の近傍のみに砒素のイオン注入を行ったが、他の部
分にもイオン注入を行い、ソース領域９の形成と同時に
ｎ型不純物層による配線を行ってもよい。また、図５に
おいてシリコン柱５の近傍のみに溝を形成したが、酸化
シリコン層６の他の部分にも溝を形成し、ゲート電極９
の形成と同時にゲート電極材料による配線を行ってもよ
い。
柱５の近傍のみに砒素のイオン注入を行ったが、他の部
分にもイオン注入を行い、ソース領域９の形成と同時に
ｎ型不純物層による配線を行ってもよい。また、図５に
おいてシリコン柱５の近傍のみに溝を形成したが、酸化
シリコン層６の他の部分にも溝を形成し、ゲート電極９
の形成と同時にゲート電極材料による配線を行ってもよ
い。
【００２２】また、本実施例ではシリコン基板１の表面
にイオン注入によりｐ型不純物層を形成したが、イオン
注入を行わず代わりにｐ型のシリコン基板を用いてもよ
い。また、本実施例ではｎ型ＭＯＳ半導体装置の形成方
法について示したが、ｐ型ＭＯＳ半導体装置も同様に形
成できる。
にイオン注入によりｐ型不純物層を形成したが、イオン
注入を行わず代わりにｐ型のシリコン基板を用いてもよ
い。また、本実施例ではｎ型ＭＯＳ半導体装置の形成方
法について示したが、ｐ型ＭＯＳ半導体装置も同様に形
成できる。
【００２３】
【発明の効果】本発明の縦型ＭＯＳ半導体装置の製造方
法によれば、ゲート電極の形状制御性がよいのでチャネ
ル長の制御が容易となり、ゲート電極下部のソース領域
またはドレイン領域とシリコン柱の側面に形成されるチ
ャネルとの距離を小さくできるので電流の制御性の劣化
が抑えられ、ゲート電極を厚くできるのでゲート電極に
配線をつなぎ易い。
法によれば、ゲート電極の形状制御性がよいのでチャネ
ル長の制御が容易となり、ゲート電極下部のソース領域
またはドレイン領域とシリコン柱の側面に形成されるチ
ャネルとの距離を小さくできるので電流の制御性の劣化
が抑えられ、ゲート電極を厚くできるのでゲート電極に
配線をつなぎ易い。
【図１】本発明の一実施例による工程説明図である。
【図２】本発明の一実施例による工程説明図である。
【図３】本発明の一実施例による工程説明図である。
【図４】本発明の一実施例による工程説明図である。
【図５】本発明の一実施例による工程説明図である。
【図６】本発明の一実施例による工程説明図である。
【図７】本発明の一実施例による工程説明図である。
【図８】本発明の一実施例による工程説明図である。
【図９】本発明の一実施例による工程説明図である。
【図１０】本発明の実施例を示す斜視図である。
【図１１】従来例による工程説明図である。
１ シリコン基板
２ ｐ型不純物層
３ ソース領域
４ ｐ型単結晶シリコン層
５ シリコン柱
６ 酸化シリコン層
７ ゲート絶縁膜
８ 多結晶シリコン
９ ゲート電極
１０ ドレイン領域
Claims (4)
- 【請求項１】 シリコン基板表面に対して垂直方向に
チャネルを有する縦型ＭＯＳ半導体装置の製造方法であ
って、ゲート電極の形成前に、ゲート電極下部の前記シ
リコン基板にソース又はドレイン領域を形成する工程と
、前記ソース又はドレイン領域上にシリコン柱を形成す
る工程と、前記シリコン基板表面上にあって前記シリコ
ン柱を取り囲む絶縁物を形成する工程と、前記シリコン
柱と絶縁物とで形成される溝にゲート電極材料を埋め込
んでゲート電極を形成する工程と、からなることを特徴
とする縦型ＭＯＳ半導体装置の製造方法。 - 【請求項２】前記シリコン柱の周囲全てに前記溝が形成
されてなることを特徴とする請求項１に記載の縦型ＭＯ
Ｓ半導体装置の製造方法。 - 【請求項３】前記シリコン柱の断面が矩形であって、こ
のシリコン柱の相対する２側面に沿って前記溝が形成さ
れてなることを特徴とする請求項１に記載の縦型ＭＯＳ
半導体装置の製造方法。 - 【請求項４】前記シリコン柱は、素子導通時、表面チャ
ネル領域より内部が完全に空乏化する太さ又は幅を有す
ることを特徴とする請求項１，２又は３に記載の縦型Ｍ
ＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059869A JPH04294585A (ja) | 1991-03-25 | 1991-03-25 | 縦型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3059869A JPH04294585A (ja) | 1991-03-25 | 1991-03-25 | 縦型ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04294585A true JPH04294585A (ja) | 1992-10-19 |
Family
ID=13125606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3059869A Pending JPH04294585A (ja) | 1991-03-25 | 1991-03-25 | 縦型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04294585A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288431B1 (en) | 1997-04-04 | 2001-09-11 | Nippon Steel Corporation | Semiconductor device and a method of manufacturing the same |
| FR2823010A1 (fr) * | 2001-04-02 | 2002-10-04 | St Microelectronics Sa | Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor |
| JP2004319808A (ja) * | 2003-04-17 | 2004-11-11 | Takehide Shirato | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
| KR100908991B1 (ko) * | 2001-09-21 | 2009-07-22 | 에이저 시스템즈 가디언 코포레이션 | 다중 작동 전압 수직 대체-게이트 트랜지스터 |
-
1991
- 1991-03-25 JP JP3059869A patent/JPH04294585A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6468887B2 (en) | 1997-04-04 | 2002-10-22 | Nippon Steel Corporation | Semiconductor device and a method of manufacturing the same |
| FR2823010A1 (fr) * | 2001-04-02 | 2002-10-04 | St Microelectronics Sa | Procede de fabrication d'un transistor vertical a grille isolee a quadruple canal de conduction, et circuit integre comportant un tel transistor |
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