JPH04192771A - 自動利得制御回路 - Google Patents
自動利得制御回路Info
- Publication number
- JPH04192771A JPH04192771A JP2323615A JP32361590A JPH04192771A JP H04192771 A JPH04192771 A JP H04192771A JP 2323615 A JP2323615 A JP 2323615A JP 32361590 A JP32361590 A JP 32361590A JP H04192771 A JPH04192771 A JP H04192771A
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- JP
- Japan
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- signal
- circuit
- converter
- output
- detection circuit
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- Pending
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- Television Receiver Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビジョン信号の自動利得制御回路に関す
る。
る。
従来の技術
デジタル信号処理技術の進歩にともなって、Ａ／Ｄ変換
器を使用する機器が増えている。アナし］グ信号をＡ／
Ｄ変換するにあたって、限られたダイナミックレンジを
存効に利用するためにアづ川：１グ入力信号レヘルの管
理が要求される。
器を使用する機器が増えている。アナし］グ信号をＡ／
Ｄ変換するにあたって、限られたダイナミックレンジを
存効に利用するためにアづ川：１グ入力信号レヘルの管
理が要求される。
第２図は従来の自動利得制御回路を示すブロンク図で、
可変利得増幅器１に入力された映像信号は、増幅されＡ
／Ｄ変換器２に供給される。このＡ／Ｄ変換器２が出力
するデータを使って、同期検出クロック再生回路３では
映像信号中の同期信号を検出し、それに位相同期した前
記Ａ／Ｄ変換器２のす４ノ゛ンプルクロノクや映像信号
処理回路４に必要な各種パルスを発生する。これととも
に映像信号中より振幅情報を取り出す窓信号を発生ずる
。この窓信号を受けて信号レベル検出回路５は前記Ａ／
Ｄ変換器２の出力データより、例えば水平同期信号波形
より映像信号の増幅に反比例したデータを得る。このデ
ータばＤ／Ａ変換器６によりアナログ信号に変換され不
要な高周波成分を除くため、ローパスフィルタ７を介し
て前記可変利得増幅器１の制御端子に入力される。
可変利得増幅器１に入力された映像信号は、増幅されＡ
／Ｄ変換器２に供給される。このＡ／Ｄ変換器２が出力
するデータを使って、同期検出クロック再生回路３では
映像信号中の同期信号を検出し、それに位相同期した前
記Ａ／Ｄ変換器２のす４ノ゛ンプルクロノクや映像信号
処理回路４に必要な各種パルスを発生する。これととも
に映像信号中より振幅情報を取り出す窓信号を発生ずる
。この窓信号を受けて信号レベル検出回路５は前記Ａ／
Ｄ変換器２の出力データより、例えば水平同期信号波形
より映像信号の増幅に反比例したデータを得る。このデ
ータばＤ／Ａ変換器６によりアナログ信号に変換され不
要な高周波成分を除くため、ローパスフィルタ７を介し
て前記可変利得増幅器１の制御端子に入力される。
これによってＡ／Ｄ変換器を含む負帰還ループを構成し
、入カレベルの自動制御を行う。
、入カレベルの自動制御を行う。
発明が解決しようとする課題
上述した回路において仮に、可変利得増幅器１の制御利
得を「１」として、Ａ／Ｄの量子化ビット数をＮとする
と６ｄＢの引き込み範囲を得るためには、制御用Ｄ／Ａ
変換器のビンＩ・数はＮ＋１以上が必要である。
得を「１」として、Ａ／Ｄの量子化ビット数をＮとする
と６ｄＢの引き込み範囲を得るためには、制御用Ｄ／Ａ
変換器のビンＩ・数はＮ＋１以上が必要である。
このように、デジタル演算した結果をフィードバンクす
る制御系では帰還するデータの量子ビ。
る制御系では帰還するデータの量子ビ。
Ｉ・数によって、制御できるグイナミンクレンジが限ら
れる。また高精度Ｄ／Ａ変換器も得難いといった問題点
があった。
れる。また高精度Ｄ／Ａ変換器も得難いといった問題点
があった。
課題を解決するための手段
本発明による自動利得制御回路は、信号が入力されて、
同期が確立されて一定時間は、レベル制御信号の」二値
ビットを演算し、その後、該上位ビットデータを固定し
て下位ピッ１−を帰還するようにしたものである。
同期が確立されて一定時間は、レベル制御信号の」二値
ビットを演算し、その後、該上位ビットデータを固定し
て下位ピッ１−を帰還するようにしたものである。
作用
本発明によれば、制御信号データを分割することにより
、安価なり／Ａ変換器を使用することができる。また信
号レベル検出回路を時分割で使用しうるため回路規模を
小さくすることができる。
、安価なり／Ａ変換器を使用することができる。また信
号レベル検出回路を時分割で使用しうるため回路規模を
小さくすることができる。
実施例
第１図は本発明の一実施例における自動利得制御回路を
示すブロンク図であり、図中１〜５は従来と同等のもの
である。８は前記同期検出回路３の出力が入力されるロ
ック検出回路、９は前記ロック検出回路８の出力が入力
されるタイマー回路、１０は前記信号レベル検出回路５
の出力データのうち上位ビットが入力され、前記タイマ
ー回路９の出力によってデータがホールドされるラッチ
回路、１１は前記ラッチ回路１０の出力が人力されるＤ
／Ａ変換器、Ｉ２は前記Ｄ／Ａ変換器１１の出力が入力
されるローパスフィルタ、１３は前記信号レベル検出回
路５の出力データのうち下位ビットが入力されるＤ／Ａ
変換器、１４は前記Ｄ／Ａ変換器１３の出力が入力され
るローパスフィルター、１５は前記２つのローパスフィ
ルター１２．１４の出力を加算し、前記可変利得増幅器
１の制御端子に供給する加算器である。
示すブロンク図であり、図中１〜５は従来と同等のもの
である。８は前記同期検出回路３の出力が入力されるロ
ック検出回路、９は前記ロック検出回路８の出力が入力
されるタイマー回路、１０は前記信号レベル検出回路５
の出力データのうち上位ビットが入力され、前記タイマ
ー回路９の出力によってデータがホールドされるラッチ
回路、１１は前記ラッチ回路１０の出力が人力されるＤ
／Ａ変換器、Ｉ２は前記Ｄ／Ａ変換器１１の出力が入力
されるローパスフィルタ、１３は前記信号レベル検出回
路５の出力データのうち下位ビットが入力されるＤ／Ａ
変換器、１４は前記Ｄ／Ａ変換器１３の出力が入力され
るローパスフィルター、１５は前記２つのローパスフィ
ルター１２．１４の出力を加算し、前記可変利得増幅器
１の制御端子に供給する加算器である。
以上のように構成された本発明の一実施例について、以
下その動作を説明する。
下その動作を説明する。
入力映像信号は、可変利得制御器１により増幅されて、
Ａ／Ｄ変換器２に入力される。前記Ａ／Ｄ変換器２の出
力データは、同期検出再生回路３に入力され映像信号中
の同期信号を検出して入力信号に位相同期した各種パル
スを発生する。これとともに映像信号中より増幅情報を
取り出す窓信号を発ペーし、前記信号レベル検出回路５
により前記可変利得増幅器１を制御するだめのデジタル
データを得る。
Ａ／Ｄ変換器２に入力される。前記Ａ／Ｄ変換器２の出
力データは、同期検出再生回路３に入力され映像信号中
の同期信号を検出して入力信号に位相同期した各種パル
スを発生する。これとともに映像信号中より増幅情報を
取り出す窓信号を発ペーし、前記信号レベル検出回路５
により前記可変利得増幅器１を制御するだめのデジタル
データを得る。
ロック検出回路８は、前記同期検出再生回路３の発生ず
る信号より系が入力信号に位相同期したことを検出する
。このロック信号を受けてタイマー回路９は、前記信号
レベル検出回路５に、上位ビットの演算を行うように、
ゲインの設定を行うとともに、ラッチ回路１０にデータ
を通過させるようにパルスをおくる。これによって入力
信号に対する制御信号の上位ビットが確定する。前記タ
イマー回路９は、上位ビットが確定するに必要な時間が
経過後前記ラッチ回路１０をホールドするとともに、前
記信号レベル検出回路５に、下位ビットの演算を行うよ
うにゲインを切り換える信号を出す。このようにして得
られた上位、下位のそれぞれのデータはＤ／Ａ変換器Ｉ
Ｌ １３によってアナログ信号にされ、ローパスフィル
ター１２． ］４によって不要な高周波成分を除き、加
算器１５で加算され前記可変利得増幅器１の制御電圧と
なる。
る信号より系が入力信号に位相同期したことを検出する
。このロック信号を受けてタイマー回路９は、前記信号
レベル検出回路５に、上位ビットの演算を行うように、
ゲインの設定を行うとともに、ラッチ回路１０にデータ
を通過させるようにパルスをおくる。これによって入力
信号に対する制御信号の上位ビットが確定する。前記タ
イマー回路９は、上位ビットが確定するに必要な時間が
経過後前記ラッチ回路１０をホールドするとともに、前
記信号レベル検出回路５に、下位ビットの演算を行うよ
うにゲインを切り換える信号を出す。このようにして得
られた上位、下位のそれぞれのデータはＤ／Ａ変換器Ｉ
Ｌ １３によってアナログ信号にされ、ローパスフィル
ター１２． ］４によって不要な高周波成分を除き、加
算器１５で加算され前記可変利得増幅器１の制御電圧と
なる。
発明の効果
以上のように構成された本発明による自動利得制御回路
は、信号レベル検出回路を時分割で使用したので回路規
模を少なくできる。また制御信号データを分割すること
により、安価なり／Ａ変換器によってより高精度の制御
をすることができるという効果がある。
は、信号レベル検出回路を時分割で使用したので回路規
模を少なくできる。また制御信号データを分割すること
により、安価なり／Ａ変換器によってより高精度の制御
をすることができるという効果がある。
第１図は本発明の一実施例による自動利得制御回路のブ
ロック図、第２図は従来例における自動利得制御回路の
ブロック図である。 １・・・・・・可変利得増幅器、２・・・・・・Ａ、／
Ｄ変換器、３・・・・・・同期検出再生回路、４・・・
・・・映像信号処理回路、５・・・・・・信号レベル検
出回路、６．１１．１２・・・・・・Ｄ／Ａ変換器、７
．１２．１４・・・・・・ローパスフィルタ、８・・・
・・・ロック検出回路、９・・・・・・タイマー回路、
１゜・・・・・・ラッチ回路、１５・・・・・・加算器
。
ロック図、第２図は従来例における自動利得制御回路の
ブロック図である。 １・・・・・・可変利得増幅器、２・・・・・・Ａ、／
Ｄ変換器、３・・・・・・同期検出再生回路、４・・・
・・・映像信号処理回路、５・・・・・・信号レベル検
出回路、６．１１．１２・・・・・・Ｄ／Ａ変換器、７
．１２．１４・・・・・・ローパスフィルタ、８・・・
・・・ロック検出回路、９・・・・・・タイマー回路、
１゜・・・・・・ラッチ回路、１５・・・・・・加算器
。
Claims (1)
- テレビジョン信号をＡ／Ｄ変換して、デジタル信号処
理を行う装置のＡ／Ｄ変換器の前段に可変利得増幅器を
設け、この可変利得増幅器の利得を自動制御する装置で
あって、前記Ａ／Ｄ変換器の出力波形の一部分を用いて
現在の信号レベルを検出するとともに、増幅基準値との
差分を求める信号レベル検出回路と、入力信号に対して
内部クロックが位相同期したことを検出するロック検出
回路と、前記ロック検出回路のロック信号を受けて、一
定時間後に、切り換え信号を出すタイマ回路と、前記信
号レベル検出回路の出力の上位ビット信号を前記タイマ
回路の出力によって保持するラッチ回路と、このラッチ
回路の出力をアナログ信号にするＤ／Ａ変換器と、前記
信号レベル検出回路の下位ビット出力をアナログ信号に
するＤ／Ａ変換器と、前記２つのＤ／Ａ変換器の出力を
加算する加算器を備え、この加算器の出力によって前記
可変利得増幅器を自動制御するようにしたことを特徴と
する自動利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2323615A JPH04192771A (ja) | 1990-11-26 | 1990-11-26 | 自動利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2323615A JPH04192771A (ja) | 1990-11-26 | 1990-11-26 | 自動利得制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192771A true JPH04192771A (ja) | 1992-07-10 |
Family
ID=18156708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2323615A Pending JPH04192771A (ja) | 1990-11-26 | 1990-11-26 | 自動利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192771A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7573335B2 (en) | 2007-10-23 | 2009-08-11 | Seiko Epson Corporation | Automatic gain control (AGC) with lock detection |
| US7804911B2 (en) | 2007-04-25 | 2010-09-28 | Seiko Epson Corporation | Dual demodulation mode AM radio |
| US8000671B2 (en) | 2008-04-01 | 2011-08-16 | Seiko Epson Corporation | Dual threshold demodulation in an amplitude modulation radio receiver |
-
1990
- 1990-11-26 JP JP2323615A patent/JPH04192771A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7804911B2 (en) | 2007-04-25 | 2010-09-28 | Seiko Epson Corporation | Dual demodulation mode AM radio |
| US7573335B2 (en) | 2007-10-23 | 2009-08-11 | Seiko Epson Corporation | Automatic gain control (AGC) with lock detection |
| US8000671B2 (en) | 2008-04-01 | 2011-08-16 | Seiko Epson Corporation | Dual threshold demodulation in an amplitude modulation radio receiver |
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