JPH0141233Y2 - - Google Patents
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- Publication number
- JPH0141233Y2 JPH0141233Y2 JP1980097508U JP9750880U JPH0141233Y2 JP H0141233 Y2 JPH0141233 Y2 JP H0141233Y2 JP 1980097508 U JP1980097508 U JP 1980097508U JP 9750880 U JP9750880 U JP 9750880U JP H0141233 Y2 JPH0141233 Y2 JP H0141233Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- control circuit
- set value
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Control By Computers (AREA)
Description
【考案の詳細な説明】
本考案は、中央演算処理装置（以下CPUと略
称する）を用いて、アナログ出力する回路におい
て、CPUの指令により、アナログ出力を変化さ
せるアナログ出力回路に関するものである。
称する）を用いて、アナログ出力する回路におい
て、CPUの指令により、アナログ出力を変化さ
せるアナログ出力回路に関するものである。
従来のアナログ出力は、アナログ回路のみで行
う場合一つの回路で、一つの関数、例えばｙ＝
ax＋ｂ（ａとｂの値が一定）しかできなかつた。
また、デイジタル回路を用いた場合でも、一次関
数の傾度を変えるためには、ハードウエアによる
回路の変更が必要であり、特に最近の複数なシス
テムには容易に対処出来ないものであつた。
う場合一つの回路で、一つの関数、例えばｙ＝
ax＋ｂ（ａとｂの値が一定）しかできなかつた。
また、デイジタル回路を用いた場合でも、一次関
数の傾度を変えるためには、ハードウエアによる
回路の変更が必要であり、特に最近の複数なシス
テムには容易に対処出来ないものであつた。
本考案は、上記事情に鑑みなされたもので、そ
の目的とするところは、アナログ信号の一次関数
の制御をCPUの指令によりデイジタル回路を用
いて行なうアナログ出力回路を提供しようという
ものである。
の目的とするところは、アナログ信号の一次関数
の制御をCPUの指令によりデイジタル回路を用
いて行なうアナログ出力回路を提供しようという
ものである。
本考案を第１図〜第３図に基づき詳述する。
第１図において、１は設定値メモリ回路で、ア
ナログ出力の初期値と終値との設定値をCPU８
から入力して記憶し、この設定値データを後述の
コンパレータ６に出力する。２はレートジエネレ
ータで端子Ｃに印加するクロツクより基準時間を
入力し、CPU８からアナログ出力の時間Δtを入
力してパルス信号数（分周比）を決定し、後述の
カウント制御回路４に出力する。３はゲート制御
回路で、このゲート制御回路３はレートジエネレ
ータにおいて分周比を変えて傾斜を変えるときの
一瞬のミスを防止するためのもので、分周比変更
直前にレートジエネレータ２のゲートを閉じてパ
ルスを止め、分周比変更終了後ゲートを開けてパ
ルスを通過させる。カウント制御回路４は、コン
パレータ６から入力する差信号により、レートジ
エネレータ２のパルス信号に同期してUP側か、
またはDOWN側に切替え、その信号を後述の
UP／DOWNカウンタ５へ出力し、且つ差信号な
し時にはレートジエネレータ２よりのパルスを停
止する。UP／DOWNカウンタ５は、カウント制
御回路４より、UP及びDOWNの信号を入力し
て、カウンタ信号をカウント制御回路４、デジタ
ルアナログ変換器であるＤ／Ａコンバータ７、コ
ンパレータ６に夫々出力する。コンパレータ６
は、設定値メモリ回路１より入力する設定値デー
タとUP／DOWNカウンタ５より入力する現在値
であるカウンタ信号とを比較し、設定値より逸脱
している場合は、カウント制御回路４に差信号を
出力する。また、Ｄ／Ａコンバータ７はUP／
DOWNカウンタ５より入力されるその時点時点
の値をアナログ信号に変換して出力する。
ナログ出力の初期値と終値との設定値をCPU８
から入力して記憶し、この設定値データを後述の
コンパレータ６に出力する。２はレートジエネレ
ータで端子Ｃに印加するクロツクより基準時間を
入力し、CPU８からアナログ出力の時間Δtを入
力してパルス信号数（分周比）を決定し、後述の
カウント制御回路４に出力する。３はゲート制御
回路で、このゲート制御回路３はレートジエネレ
ータにおいて分周比を変えて傾斜を変えるときの
一瞬のミスを防止するためのもので、分周比変更
直前にレートジエネレータ２のゲートを閉じてパ
ルスを止め、分周比変更終了後ゲートを開けてパ
ルスを通過させる。カウント制御回路４は、コン
パレータ６から入力する差信号により、レートジ
エネレータ２のパルス信号に同期してUP側か、
またはDOWN側に切替え、その信号を後述の
UP／DOWNカウンタ５へ出力し、且つ差信号な
し時にはレートジエネレータ２よりのパルスを停
止する。UP／DOWNカウンタ５は、カウント制
御回路４より、UP及びDOWNの信号を入力し
て、カウンタ信号をカウント制御回路４、デジタ
ルアナログ変換器であるＤ／Ａコンバータ７、コ
ンパレータ６に夫々出力する。コンパレータ６
は、設定値メモリ回路１より入力する設定値デー
タとUP／DOWNカウンタ５より入力する現在値
であるカウンタ信号とを比較し、設定値より逸脱
している場合は、カウント制御回路４に差信号を
出力する。また、Ｄ／Ａコンバータ７はUP／
DOWNカウンタ５より入力されるその時点時点
の値をアナログ信号に変換して出力する。
以上のように構成されたものにおいて、次に動
作を説明する。
作を説明する。
第２図は既にV1のアナログ信号を出力してい
る状態よりV2に変更する例を示したものである。
CPU８は第２図に示すように、時間−アナログ
出力の関係を示したグラフより、所望するアナロ
グ出力の一次関数ｙ＝aχ＋ｂの傾度ａとｂ及び
時間Δtを決定する。傾度ａと時間Δtの関係を次
式で示す。
る状態よりV2に変更する例を示したものである。
CPU８は第２図に示すように、時間−アナログ
出力の関係を示したグラフより、所望するアナロ
グ出力の一次関数ｙ＝aχ＋ｂの傾度ａとｂ及び
時間Δtを決定する。傾度ａと時間Δtの関係を次
式で示す。
ａ＝ΔV／Δt
ΔV＝Vout／2n
Vout：Ｄ／Ａコンバータ７の出力レンジ
ｎ：Ｄ／Ａコンバータ７のデイジタル入力ビツ
ト数 このようにして決まつた時間Δtとｂの初期値
（V1に応じた値）、終値（V2に応じた値）をそれ
ぞれバス１０を通して時間Δtを決めるΔF（Δt＝
１／ΔF）をレートジエネレータ２に出力し、初期 値、終値を設定メモリ回路１に出力する。但し
ΔFはレートジエネレータ２の分周比を決めるた
めの信号である。レートジエネレータ２は、端子
Ｃに印加するクロツク通信線２７を通して入力
し、このクロツクによる基準時間を基に、CPU
８から入力したΔFにより、Fin（クロツク）＝分周
比×Foutでパルス信号数を決定（信号ΔFの値に
よつてパルス数を増減）し、このパルス信号をカ
ウント制御回路４に出力する。すなわち分周比を
大にすればレートジエネレータ２より出力される
パルス巾は大きくなり、分周比を小にすれば出力
パルス巾も小となる。コンパレータ６は、UP／
DOWNカウンタ５よりバス１２を通して入力す
るカウンタ信号と設定値メモリ回路１よりバス１
１を通して入力する設定値データとを比較し、カ
ウンタ信号が設定値データを越えた時、OVER
信号を通信線２１を通してカウント制御回路４に
出力し、設定値データより低い時LESS信号を通
信線２２を通してカウント制御回路４に出力す
る。
ト数 このようにして決まつた時間Δtとｂの初期値
（V1に応じた値）、終値（V2に応じた値）をそれ
ぞれバス１０を通して時間Δtを決めるΔF（Δt＝
１／ΔF）をレートジエネレータ２に出力し、初期 値、終値を設定メモリ回路１に出力する。但し
ΔFはレートジエネレータ２の分周比を決めるた
めの信号である。レートジエネレータ２は、端子
Ｃに印加するクロツク通信線２７を通して入力
し、このクロツクによる基準時間を基に、CPU
８から入力したΔFにより、Fin（クロツク）＝分周
比×Foutでパルス信号数を決定（信号ΔFの値に
よつてパルス数を増減）し、このパルス信号をカ
ウント制御回路４に出力する。すなわち分周比を
大にすればレートジエネレータ２より出力される
パルス巾は大きくなり、分周比を小にすれば出力
パルス巾も小となる。コンパレータ６は、UP／
DOWNカウンタ５よりバス１２を通して入力す
るカウンタ信号と設定値メモリ回路１よりバス１
１を通して入力する設定値データとを比較し、カ
ウンタ信号が設定値データを越えた時、OVER
信号を通信線２１を通してカウント制御回路４に
出力し、設定値データより低い時LESS信号を通
信線２２を通してカウント制御回路４に出力す
る。
すなわち第２図時刻t1において、設定値メモリ
回路１より設定値V2をコンパレータ６に印加す
ると、この設定値V2は、UP／DOWNカウンタ
５より入力される現在値V1より大であるのでコ
ンパレータ６は同図で示すようにLESS信号を出
力し、通信線２２を通してカウント制御回路４に
印加する。カウント制御回路４は、印加された
LESS信号により通信線２３側をゲートオンす
る。このため、前もつて設定された分周比のパル
スがカウント制御回路４、通信線２３を通して
UP信号としてUP／DOWNカウンタ５に印加さ
れる。このカウンタ５では入力されたパルス数を
カウントし、その出力は時々刻々Ａ／Ｄコンバー
タ７とコンパレータ６に送出され、Ａ／Ｄコンバ
ータ７は時刻t1の出力電圧V1より徐々に上昇した
アナログ出力を発生する。
回路１より設定値V2をコンパレータ６に印加す
ると、この設定値V2は、UP／DOWNカウンタ
５より入力される現在値V1より大であるのでコ
ンパレータ６は同図で示すようにLESS信号を出
力し、通信線２２を通してカウント制御回路４に
印加する。カウント制御回路４は、印加された
LESS信号により通信線２３側をゲートオンす
る。このため、前もつて設定された分周比のパル
スがカウント制御回路４、通信線２３を通して
UP信号としてUP／DOWNカウンタ５に印加さ
れる。このカウンタ５では入力されたパルス数を
カウントし、その出力は時々刻々Ａ／Ｄコンバー
タ７とコンパレータ６に送出され、Ａ／Ｄコンバ
ータ７は時刻t1の出力電圧V1より徐々に上昇した
アナログ出力を発生する。
時刻t2となり、コンパレータ６に入力される
UP／DOWNカウンタ５の現在の出力値が設定値
V2とEQUAL状態となると、コンパレータ６は出
力を停止し、カウント制御回路４への出力を中止
する。これによつて、カウント制御回路４はゲー
トをオフし、レートジエネレータ２の出力の通過
を阻止する。したがつてUP／DOWNカウンタ５
の入力は中止され、このカウンタ５（Ａ／Ｄコン
パレータ）はV2を出力し続ける。
UP／DOWNカウンタ５の現在の出力値が設定値
V2とEQUAL状態となると、コンパレータ６は出
力を停止し、カウント制御回路４への出力を中止
する。これによつて、カウント制御回路４はゲー
トをオフし、レートジエネレータ２の出力の通過
を阻止する。したがつてUP／DOWNカウンタ５
の入力は中止され、このカウンタ５（Ａ／Ｄコン
パレータ）はV2を出力し続ける。
次に時刻t3となり、CPU８よりV3への変更指
令と分周比変更指令が出力されると、この分周比
変更信号ΔFはレートジエネレータ２に出力され、
レートジエネレータ２に通信線２７を通して入力
されるクロツクの分周比を変更する。なおこの変
更時にはゲート制御回路３の出力によりレートジ
エネレータ２よりの出力は一時的にロツクされ
る。
令と分周比変更指令が出力されると、この分周比
変更信号ΔFはレートジエネレータ２に出力され、
レートジエネレータ２に通信線２７を通して入力
されるクロツクの分周比を変更する。なおこの変
更時にはゲート制御回路３の出力によりレートジ
エネレータ２よりの出力は一時的にロツクされ
る。
一方設定の変更指令値V3は、メモリ回路１に
おいて新しい目標指令値として記憶されると共
に、コンパレータ６に出力される。コンパレータ
６では新しい指令値V3とカウンタ５の現在値V2
とを比較する。この場合V2＞V3であるので第２
図で示すようにOVER信号を発生し、通信線２
１を通してカウント制御回路４に入力され、この
制御回路４は通信線２４側のゲートをオンする。
これによつてレートジエネレータ２の出力パルス
は、カウント制御回路４、通信線２４を介して第
１図で示すようなDOWNパルスとなつてUP／
DOWNカウンタ５のDOWN端子に入力される。
したがつて、このカウンタ５の出力はV2より設
定値V3に向つて徐々に減算され時刻t4まで継続す
る。時刻t4となり設定値V3とカウンタ５より入力
される現在値とが等しくなると、前記と同様にし
てカウント制御回路４のゲートはオフとなり、カ
ウンタ５、Ａ／Ｄコンパレータ７の出力値はV3
が保持される。
おいて新しい目標指令値として記憶されると共
に、コンパレータ６に出力される。コンパレータ
６では新しい指令値V3とカウンタ５の現在値V2
とを比較する。この場合V2＞V3であるので第２
図で示すようにOVER信号を発生し、通信線２
１を通してカウント制御回路４に入力され、この
制御回路４は通信線２４側のゲートをオンする。
これによつてレートジエネレータ２の出力パルス
は、カウント制御回路４、通信線２４を介して第
１図で示すようなDOWNパルスとなつてUP／
DOWNカウンタ５のDOWN端子に入力される。
したがつて、このカウンタ５の出力はV2より設
定値V3に向つて徐々に減算され時刻t4まで継続す
る。時刻t4となり設定値V3とカウンタ５より入力
される現在値とが等しくなると、前記と同様にし
てカウント制御回路４のゲートはオフとなり、カ
ウンタ５、Ａ／Ｄコンパレータ７の出力値はV3
が保持される。
以上のようにCPU８より目標とする設定値と
共に分周比指令を出すようにしたものであるか
ら、レートジエネレータ２より出力されるパルス
巾（周期Δt）が変化し、第２図で示すようにア
ナログ出力を任意に変化することができる。また
アナログ信号を出力中、途中において現時点の信
号をそのまま出力したいときには、ゲート制御回
路３からレートジエネレータ２に出力する信号に
より、パルス信号の出力を中止することによつて
できる。すなわち、第３図に示すように、ゲート
制御回路３よりの信号によつてパルス信号をスト
ツプし、ゲートのオフ時間Ｔの間アナログ出力を
一定に保持できるものである。なお、バス１３
は、アナログ出力停止させるためのルートで、
UP／DOWNカウンタ５のカウンタ信号のbitが
オール“Ｏ”またはオール“１”の場合、UP／
DOWNカウンタ５には、UP及びDOWNの信号
を出力しない。
共に分周比指令を出すようにしたものであるか
ら、レートジエネレータ２より出力されるパルス
巾（周期Δt）が変化し、第２図で示すようにア
ナログ出力を任意に変化することができる。また
アナログ信号を出力中、途中において現時点の信
号をそのまま出力したいときには、ゲート制御回
路３からレートジエネレータ２に出力する信号に
より、パルス信号の出力を中止することによつて
できる。すなわち、第３図に示すように、ゲート
制御回路３よりの信号によつてパルス信号をスト
ツプし、ゲートのオフ時間Ｔの間アナログ出力を
一定に保持できるものである。なお、バス１３
は、アナログ出力停止させるためのルートで、
UP／DOWNカウンタ５のカウンタ信号のbitが
オール“Ｏ”またはオール“１”の場合、UP／
DOWNカウンタ５には、UP及びDOWNの信号
を出力しない。
以上のように本考案は、CPU８より、本考案
の回路に時間Δtやアナログ出力の初期値、終値
を任意に設定することにより、フレキシビリテイ
に富んだアナログ出力の制御ができ、しかも従来
のようにハードウエアによる回路の変更をしなく
とも容易に変更が可能である。また、ゲート制御
回路３によりアナログ出力を、その出力途中にお
いて一時現時点の出力に保持することが出来る等
の優れた利点を有するものである。
の回路に時間Δtやアナログ出力の初期値、終値
を任意に設定することにより、フレキシビリテイ
に富んだアナログ出力の制御ができ、しかも従来
のようにハードウエアによる回路の変更をしなく
とも容易に変更が可能である。また、ゲート制御
回路３によりアナログ出力を、その出力途中にお
いて一時現時点の出力に保持することが出来る等
の優れた利点を有するものである。
第１図は本考案の一実施例を示した構成図、第
２図は時間−アナログ出力の関係を示したグラフ
図、第３図はゲート制御回路を使用した時の時間
−アナログ出力関係を示したグラフ図である。 １は設定値メモリ回路、２はレートジエネレー
タ、３はゲート制御回路、４はカウント制御回
路、５はUP／DOWNカウンタ、６はコンパレー
タ、７はＤ／Ａコンバータ、８はCPU。
２図は時間−アナログ出力の関係を示したグラフ
図、第３図はゲート制御回路を使用した時の時間
−アナログ出力関係を示したグラフ図である。 １は設定値メモリ回路、２はレートジエネレー
タ、３はゲート制御回路、４はカウント制御回
路、５はUP／DOWNカウンタ、６はコンパレー
タ、７はＤ／Ａコンバータ、８はCPU。
Claims (1)
- 中央演算処理装置よりデイジタル回路を介して
アナログ出力するものに於て、前記中央演算処理
装置より分周比指令信号を導入し、この信号にも
とづき入力されるクロツクパルスの分周を変えて
カウント制御回路に出力するレートジエネレータ
と、このレートジエネレータの出力信号を導入し
て計数し、この計数値をアナログ信号に変換する
Ｄ／Ａコンバータに出力するUP／DOWNカウン
タと、前記中央演算処理装置よりのアナログ出力
設定値を記憶する設定値メモリ回路と、この設定
値メモリ回路の出力値と前記UP／DOWNカウン
タの現在の出力値とを夫々導入比較し、この比較
信号に応じて前記UP／DOWNカウンタの入力を
切換えるべくカウント制御回路に印加するコンパ
レータと、前記アナログ出力途中に前記レートジ
エネレータの出力を停止するためのゲート制御回
路とを備えたことを特徴とするアナログ出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980097508U JPH0141233Y2 (ja) | 1980-07-10 | 1980-07-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980097508U JPH0141233Y2 (ja) | 1980-07-10 | 1980-07-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5724641U JPS5724641U (ja) | 1982-02-08 |
| JPH0141233Y2 true JPH0141233Y2 (ja) | 1989-12-06 |
Family
ID=29459282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980097508U Expired JPH0141233Y2 (ja) | 1980-07-10 | 1980-07-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0141233Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53100753A (en) * | 1977-02-15 | 1978-09-02 | Matsushita Electric Works Ltd | Generator circuit for triangular wave |
-
1980
- 1980-07-10 JP JP1980097508U patent/JPH0141233Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5724641U (ja) | 1982-02-08 |
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