JPH04195219A - 半加算回路 - Google Patents
半加算回路Info
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- JPH04195219A JPH04195219A JP31973290A JP31973290A JPH04195219A JP H04195219 A JPH04195219 A JP H04195219A JP 31973290 A JP31973290 A JP 31973290A JP 31973290 A JP31973290 A JP 31973290A JP H04195219 A JPH04195219 A JP H04195219A
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- 230000005669 field effect Effects 0.000 claims description 31
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 101150107467 ETP1 gene Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、Ｆ、 Ｅ Ｔにより構成するのに適する半加
算回路に関する。
算回路に関する。
本発明は、集積回路上で実現される半加算回路において
、 トランジスタのビット浩たりの所要個数を少なくするこ
とにより、 コストと消費電力との低減を図ることができるようにし
たものである。
、 トランジスタのビット浩たりの所要個数を少なくするこ
とにより、 コストと消費電力との低減を図ることができるようにし
たものである。
従来、この種の半加算回路は、０ＭＯ３論理ゲートを組
み合わせて構成されている。複数ビットの半加算回路は
、ビット数に等しい数の１ビット半加算回路で構成する
ことができる。第２図：ま、従来の半加算回路の一例を
示すブロック図である。
み合わせて構成されている。複数ビットの半加算回路は
、ビット数に等しい数の１ビット半加算回路で構成する
ことができる。第２図：ま、従来の半加算回路の一例を
示すブロック図である。
第２図に示す従来例は、２ビットの半加算回路であり、
下位ビット用の１ビット半加算器３と、上位ビット用の
１ビット半加算器４と、ノットゲート３５とを具備して
構成されている。１ビット半加算器３は、外部から入力
データ信号Ｄ１ および入力桁上げ信号Ｃ４ｌを入力と
するノアゲート３１と、圧力がさらに上位ビット用の桁
上げ信号ＣＤＩとなるナントゲート３２と、ノアゲート
３１の出力を入力とするノットゲート３３と、ナントゲ
ート３２およびノットゲート３３の出力を入力とし加算
データ信号「を外部に出力するナントゲート３４とを備
えて構成されている。これら４つのゲートはすべて０Ｍ
Ｏ３論理ゲートである。１ビット半加算器４も１ビット
半加算器３と同一の構成であり、外部から入力データ信
号Ｄ２を、さらに１ビット半加算器３の桁上げ信号σ７
を入力とするノットゲート３５の出力から入力桁上げ信
号Ｃ４２をそれぞれ入力し、桁上げ信号Ｃ−を、さらに
加算データ信号５を外部にそれぞれ出力する。
下位ビット用の１ビット半加算器３と、上位ビット用の
１ビット半加算器４と、ノットゲート３５とを具備して
構成されている。１ビット半加算器３は、外部から入力
データ信号Ｄ１ および入力桁上げ信号Ｃ４ｌを入力と
するノアゲート３１と、圧力がさらに上位ビット用の桁
上げ信号ＣＤＩとなるナントゲート３２と、ノアゲート
３１の出力を入力とするノットゲート３３と、ナントゲ
ート３２およびノットゲート３３の出力を入力とし加算
データ信号「を外部に出力するナントゲート３４とを備
えて構成されている。これら４つのゲートはすべて０Ｍ
Ｏ３論理ゲートである。１ビット半加算器４も１ビット
半加算器３と同一の構成であり、外部から入力データ信
号Ｄ２を、さらに１ビット半加算器３の桁上げ信号σ７
を入力とするノットゲート３５の出力から入力桁上げ信
号Ｃ４２をそれぞれ入力し、桁上げ信号Ｃ−を、さらに
加算データ信号５を外部にそれぞれ出力する。
１ビット半加算器３および４は、いずれも同様に動作す
るから１ビット半加算器３の動作について説明する。二
つの入力すなわち入力データ信号Ｄ１および入力桁上げ
信号Ｃｉ、が共に論理値ｒＱ。
るから１ビット半加算器３の動作について説明する。二
つの入力すなわち入力データ信号Ｄ１および入力桁上げ
信号Ｃｉ、が共に論理値ｒＱ。
のときに、ノアゲート３１の出力が論理値ＶＩＪ、ノッ
トゲート３３の出力が論理値「０」となり、ナントゲー
ト３４の出力すなわち加算データ信号「−は論理値「１
」となる。また、このときに、ナントゲート３２の出力
すなわち桁上げ信号二は論理値「１」となる。二つの入
力のうちのいずれか一方が論理値「１」、他方が論理値
「Ｏ」のときは、ノットゲート３３およびナントゲート
３２の出力が共に論理値「１」となるから、加算データ
信号訂は論理値「０」、桁上げ信号−は論理値「１」と
なる。二つの入力が共に論理値「１」のときは、ナント
ゲート３２の出力すなわち桁上げ信号σコが論理値ｒＯ
ｒとなるから、加算データ信号ＳＩ は論理値「１」と
なる。
トゲート３３の出力が論理値「０」となり、ナントゲー
ト３４の出力すなわち加算データ信号「−は論理値「１
」となる。また、このときに、ナントゲート３２の出力
すなわち桁上げ信号二は論理値「１」となる。二つの入
力のうちのいずれか一方が論理値「１」、他方が論理値
「Ｏ」のときは、ノットゲート３３およびナントゲート
３２の出力が共に論理値「１」となるから、加算データ
信号訂は論理値「０」、桁上げ信号−は論理値「１」と
なる。二つの入力が共に論理値「１」のときは、ナント
ゲート３２の出力すなわち桁上げ信号σコが論理値ｒＯ
ｒとなるから、加算データ信号ＳＩ は論理値「１」と
なる。
周知のように、ＣＭＯ３の２人カッアゲートおよびナン
トゲートはそれぞれ４個のＦ Ｅ′Ｔを要し、同じくノ
ットゲートは２個のＦＥＴを要する。、ｎビットの同様
な半加算回路では、必要ＦＥＴ数は（１４Ｘ ｎ ）個
となるから、たとえば１６ビットの従来の半加算回路は
２２４個のＦＥＴを要する。
トゲートはそれぞれ４個のＦ Ｅ′Ｔを要し、同じくノ
ットゲートは２個のＦＥＴを要する。、ｎビットの同様
な半加算回路では、必要ＦＥＴ数は（１４Ｘ ｎ ）個
となるから、たとえば１６ビットの従来の半加算回路は
２２４個のＦＥＴを要する。
このような従来の半加算回路では、１ビット当たりの必
要なＦＥＴ数が多いので、集積回路上での占有面積が大
きく高価であり、消費電力が大きい欠点があった。
要なＦＥＴ数が多いので、集積回路上での占有面積が大
きく高価であり、消費電力が大きい欠点があった。
本発明は、このような欠点を除去するもので、ピット当
たりに必要なトランジスの個数が少ない半加算回路を提
供することを目的とする。
たりに必要なトランジスの個数が少ない半加算回路を提
供することを目的とする。
〔課題を解決するための手段〕
本発明は、第一および第二の電源端子と、入力データ信
号端子と、加算信号端子と、入力桁上げ信号端子と、出
力桁上げ信号端子とを備え、複数個の１ビット半加算器
で構成された半加算回路において、上記１ビット半加算
器のそれぞれは、上記入力桁上げ信号端子に入力する信
号に対して反転位相をもつ信号を入力する新たな入力桁
上げ信号端子と、周期的にかつ同時にオン状態またはオ
フ状態になる第一および第二のスイッチ手段と、上記第
一のスイッチ手段がオフ状態である期間のほぼ中間でオ
フ状態からオン状態に切り換わり、その後に上記第一の
スイッチ手段がオフ状態からオン状態に切り換わる以前
にオン状態からオフ状態に切り換わる第三のスイッチ手
段と、同一導電形である第一、第二、第三、第四および
第五の電界効果形トランジスとを備え、上記第一および
第三の電界効果形トランジスに関して、そのソースが上
記第二の電界効果形トランジスのドレインおよびゲート
に接続され、そのドレインが上記第一、第二および第三
のスイッチ手段を介して上記第一の電源端子に接続され
、そのゲートが共通に上記入力桁上げ信号端子に接続さ
れ、上記第二および第五の電界効果形トランジスに関し
て、そのソースが共通に上記第二の電源端子に接続され
、そのゲートが共通に上記入力データ信号端子に接続さ
れ、上記第四の電界効果形トランジスに関して、そのソ
ースが上記第五の電界効果形トランジスのドレインに接
続され、そのドレインが上記第三の電界効果形トランジ
スのドレインに接続され、そのゲートが上記新たな入力
桁上げ信号端子に接続され、上記第一の電界効果形トラ
ンジスのドレインが上記出力桁上げ信号端子に接続され
、上記第二のスイッチ手段と第三のスイッチ手段との接
続点が上記加算信号端子に接続されたことを特徴とする
。
号端子と、加算信号端子と、入力桁上げ信号端子と、出
力桁上げ信号端子とを備え、複数個の１ビット半加算器
で構成された半加算回路において、上記１ビット半加算
器のそれぞれは、上記入力桁上げ信号端子に入力する信
号に対して反転位相をもつ信号を入力する新たな入力桁
上げ信号端子と、周期的にかつ同時にオン状態またはオ
フ状態になる第一および第二のスイッチ手段と、上記第
一のスイッチ手段がオフ状態である期間のほぼ中間でオ
フ状態からオン状態に切り換わり、その後に上記第一の
スイッチ手段がオフ状態からオン状態に切り換わる以前
にオン状態からオフ状態に切り換わる第三のスイッチ手
段と、同一導電形である第一、第二、第三、第四および
第五の電界効果形トランジスとを備え、上記第一および
第三の電界効果形トランジスに関して、そのソースが上
記第二の電界効果形トランジスのドレインおよびゲート
に接続され、そのドレインが上記第一、第二および第三
のスイッチ手段を介して上記第一の電源端子に接続され
、そのゲートが共通に上記入力桁上げ信号端子に接続さ
れ、上記第二および第五の電界効果形トランジスに関し
て、そのソースが共通に上記第二の電源端子に接続され
、そのゲートが共通に上記入力データ信号端子に接続さ
れ、上記第四の電界効果形トランジスに関して、そのソ
ースが上記第五の電界効果形トランジスのドレインに接
続され、そのドレインが上記第三の電界効果形トランジ
スのドレインに接続され、そのゲートが上記新たな入力
桁上げ信号端子に接続され、上記第一の電界効果形トラ
ンジスのドレインが上記出力桁上げ信号端子に接続され
、上記第二のスイッチ手段と第三のスイッチ手段との接
続点が上記加算信号端子に接続されたことを特徴とする
。
従来の半加算回路を構成する１ビット半加算器は、１個
のノアゲートと、２個のナントゲートと、１個のノット
ゲートとで構成され、合計して１４個の電界効果形トラ
ンジスを必要とする。この発明による１ビット半加算器
が必要とする電界効果形トランジスの個数は８個である
。したがって、回路規模を縮小され、また、出力レベル
の変化時に電源間に貫通電流が流れないので、消費電力
が少なくなる。
のノアゲートと、２個のナントゲートと、１個のノット
ゲートとで構成され、合計して１４個の電界効果形トラ
ンジスを必要とする。この発明による１ビット半加算器
が必要とする電界効果形トランジスの個数は８個である
。したがって、回路規模を縮小され、また、出力レベル
の変化時に電源間に貫通電流が流れないので、消費電力
が少なくなる。
〔実施例；
以下、本発明の一実施例について図面を参照して説明す
る。
る。
第１図に示す実施例は、２ビットの半加算回路であり、
下位ビット用の１ビット半加算器１と、上位ビット用の
１ビット半加算器２と、ノットゲート１１および１２と
を具備して構成されている。１ビット半加算器１は、Ｐ
形のＦＥＴＰ、およびＰ２とＮ形のＦＥＴＮ、 、Ｎ２
、Ｎ３ 、Ｎ４およびＮ５とを備えて構成されている
。ＦＥＴＰ、およびＰ２のゲートは共通にプリチャージ
信号Ｐの端子に、また、ソースは共通に電源電圧ＶＤＤ
の端子にそれぞれ接続され、ＦＥＴＮ６のゲートはイネ
ーブル信号Ｅの端子に、また、ドレインはＦＥＴＰ２の
ドレインにそれぞれ接続されている。ＦＥＴＮ。
下位ビット用の１ビット半加算器１と、上位ビット用の
１ビット半加算器２と、ノットゲート１１および１２と
を具備して構成されている。１ビット半加算器１は、Ｐ
形のＦＥＴＰ、およびＰ２とＮ形のＦＥＴＮ、 、Ｎ２
、Ｎ３ 、Ｎ４およびＮ５とを備えて構成されている
。ＦＥＴＰ、およびＰ２のゲートは共通にプリチャージ
信号Ｐの端子に、また、ソースは共通に電源電圧ＶＤＤ
の端子にそれぞれ接続され、ＦＥＴＮ６のゲートはイネ
ーブル信号Ｅの端子に、また、ドレインはＦＥＴＰ２の
ドレインにそれぞれ接続されている。ＦＥＴＮ。
およびＮ３のソースはＦ Ｅ Ｔ Ｎ ２のドレインお
よびゲートに、また、ドレインはＦＥＴＰ、のドレイン
およびＮ６のソースに、また、ゲートは共通に入力桁上
げ信号Ｃｉｌの端子にそれぞれ接続されている。ＦＥＴ
Ｎ２およびＮ５のソースは共通に電源電圧ＶＳＳｃ）端
子に、また、ゲートは共通に入力データ信号Ｄ１の端子
にそれぞれ接続されている。さらに、ＦＥＴＮ、のソー
スはＦＥＴＮ３のドレインに、また、ドレインはＦＥＴ
Ｎ３のドレインに、また、ゲートは入力桁上げ信号Ｃｉ
ｌの反転位相をもつ入力桁上げ信号Ｕ］にそれぞれ接続
されている。また、ＦＥＴＮ、およびＮ６のドレインは
桁上げ信号６石および加算データ信号「の端子にそれぞ
れ接続されている。１ビット半加算器２も１ビット半加
算器ｌと同一の構成であり、入力データ信号Ｄ２ と、
加算データ信号肩と、入力桁上げ信号ＣＩ２およびＧと
、桁上げ信号−とは、１ビット半加算器１の入力データ
信号Ｄ１と、加算データ信号「−と、入力桁上げ信号Ｃ
Ｉ ＋およびＣ１ｌと、桁上げ信号−とにそれぞれ対応
している。また、ノットゲート１１の入力は入力桁上げ
信号ＣＩ ＋の端子に、また、出力は入力桁上げ信号−
の端子にそれぞれ接続され、ノットゲート１２の入力は
入力桁上げ信号Ｃ１２の端子と桁上げ信号Ｃ８１の端子
に、また、出力は入力桁上げ信号Ｃｉ２の端子にそれぞ
れ接続されている。
よびゲートに、また、ドレインはＦＥＴＰ、のドレイン
およびＮ６のソースに、また、ゲートは共通に入力桁上
げ信号Ｃｉｌの端子にそれぞれ接続されている。ＦＥＴ
Ｎ２およびＮ５のソースは共通に電源電圧ＶＳＳｃ）端
子に、また、ゲートは共通に入力データ信号Ｄ１の端子
にそれぞれ接続されている。さらに、ＦＥＴＮ、のソー
スはＦＥＴＮ３のドレインに、また、ドレインはＦＥＴ
Ｎ３のドレインに、また、ゲートは入力桁上げ信号Ｃｉ
ｌの反転位相をもつ入力桁上げ信号Ｕ］にそれぞれ接続
されている。また、ＦＥＴＮ、およびＮ６のドレインは
桁上げ信号６石および加算データ信号「の端子にそれぞ
れ接続されている。１ビット半加算器２も１ビット半加
算器ｌと同一の構成であり、入力データ信号Ｄ２ と、
加算データ信号肩と、入力桁上げ信号ＣＩ２およびＧと
、桁上げ信号−とは、１ビット半加算器１の入力データ
信号Ｄ１と、加算データ信号「−と、入力桁上げ信号Ｃ
Ｉ ＋およびＣ１ｌと、桁上げ信号−とにそれぞれ対応
している。また、ノットゲート１１の入力は入力桁上げ
信号ＣＩ ＋の端子に、また、出力は入力桁上げ信号−
の端子にそれぞれ接続され、ノットゲート１２の入力は
入力桁上げ信号Ｃ１２の端子と桁上げ信号Ｃ８１の端子
に、また、出力は入力桁上げ信号Ｃｉ２の端子にそれぞ
れ接続されている。
この実施例は、第１図に示すように、第一および第二の
電源端子と、入力データ信号端子と、加算信号端子と、
入力桁上げ信号端子と、出力桁上げ信号端子とを備え、
２個の１ビット半加算器１および２で構成され、さらに
、本発明の特徴とする手段として、１ビット半加算器１
および２のそれぞれは、上記入力桁上げ信号端子に入力
する信号に対して反転位相をもつ信号を入力する新たな
入力桁上げ信号端子と、周期的にかつ同時にオン状態ま
たはオフ状態になる第一および第二のスイッチ手段であ
るＰ形電界効果形トランジスＰ１およびＰ２と、上記第
一のスイッチ手段がオフ状態である期間のほぼ中間でオ
フ状態からオン状態に切り換わり、その後に上記第一の
スイッチ手段がオフ状態からオン状態に切り換わる以前
にオン状態からオフ状態に切り換わる第三のスイッチ手
段であるＮ６と、同一導電形である第一、第二、第三、
第四および第五の電界効果形トランジスであるＮ形電界
効果形トランジスＮ＋ 、Ｎ２ 、Ｎ！、Ｎ、およびＮ
５ｋを備え、上記第一および第三の ゛電界効果形トラ
ンジスに関して、そのソースが上記第二の電界効果形ト
ランジスのドレインおよびゲートに接続され、そのドレ
インが上記第一、第二および第三のスイッチ手段を介し
て上記第一の電源端子に接続され、そのゲートが共通に
上記入力桁上げ信号端子に接続され、上記第二および第
五の電界効果形トランジスに関して、そのソースが共通
に上記第二の電源端子に接続され、そのゲートが共通に
上記入力データ信号端子に接続され、上記第四の電界効
果形トランジスに関して、そのソースが上記第五の電界
効果形トランジスのドレインに接続され、そのドレイン
が上記第三の電界効果形トランジスのドレインに接続さ
れ、そのゲートが上記新たな入力桁上げ信号端子に接続
され、上記第一の電界効果形トランジスのドレインが上
記出力桁上げ信号端子に接続され、上記第二のスイッチ
手段と第三のスイッチ手段との接続点が上記加算信号端
子に接続される。
電源端子と、入力データ信号端子と、加算信号端子と、
入力桁上げ信号端子と、出力桁上げ信号端子とを備え、
２個の１ビット半加算器１および２で構成され、さらに
、本発明の特徴とする手段として、１ビット半加算器１
および２のそれぞれは、上記入力桁上げ信号端子に入力
する信号に対して反転位相をもつ信号を入力する新たな
入力桁上げ信号端子と、周期的にかつ同時にオン状態ま
たはオフ状態になる第一および第二のスイッチ手段であ
るＰ形電界効果形トランジスＰ１およびＰ２と、上記第
一のスイッチ手段がオフ状態である期間のほぼ中間でオ
フ状態からオン状態に切り換わり、その後に上記第一の
スイッチ手段がオフ状態からオン状態に切り換わる以前
にオン状態からオフ状態に切り換わる第三のスイッチ手
段であるＮ６と、同一導電形である第一、第二、第三、
第四および第五の電界効果形トランジスであるＮ形電界
効果形トランジスＮ＋ 、Ｎ２ 、Ｎ！、Ｎ、およびＮ
５ｋを備え、上記第一および第三の ゛電界効果形トラ
ンジスに関して、そのソースが上記第二の電界効果形ト
ランジスのドレインおよびゲートに接続され、そのドレ
インが上記第一、第二および第三のスイッチ手段を介し
て上記第一の電源端子に接続され、そのゲートが共通に
上記入力桁上げ信号端子に接続され、上記第二および第
五の電界効果形トランジスに関して、そのソースが共通
に上記第二の電源端子に接続され、そのゲートが共通に
上記入力データ信号端子に接続され、上記第四の電界効
果形トランジスに関して、そのソースが上記第五の電界
効果形トランジスのドレインに接続され、そのドレイン
が上記第三の電界効果形トランジスのドレインに接続さ
れ、そのゲートが上記新たな入力桁上げ信号端子に接続
され、上記第一の電界効果形トランジスのドレインが上
記出力桁上げ信号端子に接続され、上記第二のスイッチ
手段と第三のスイッチ手段との接続点が上記加算信号端
子に接続される。
１ビット半加算器１および２はいずれも同様に動作する
から、１ビット半加算器Ｉの動作について説明する。
から、１ビット半加算器Ｉの動作について説明する。
第３図は１ビット半加算器１の動作を説明するためのタ
イミングチャートである。プリチャージ信号層は、区間
ａで電源電圧ＶＳＳ （以下、論理値「０」という。）
、区間す、ｃ、ｄおよびｅで電源電圧ＶＤＤ （以下、
論理値「１」という。）をとる信号である。イネーブル
信号Ｅは、区間ａの開始時に論理値「１」から「ｏ」に
、区間ｂ、ｃ、ｄおよびｅ・・のほぼ中間に論理値「Ｏ
Ｊからｒｌｒに変わる信号である。
イミングチャートである。プリチャージ信号層は、区間
ａで電源電圧ＶＳＳ （以下、論理値「０」という。）
、区間す、ｃ、ｄおよびｅで電源電圧ＶＤＤ （以下、
論理値「１」という。）をとる信号である。イネーブル
信号Ｅは、区間ａの開始時に論理値「１」から「ｏ」に
、区間ｂ、ｃ、ｄおよびｅ・・のほぼ中間に論理値「Ｏ
Ｊからｒｌｒに変わる信号である。
まず、区間ａにおける動作について説明する。
この区間で入力データ信号り、および入力桁上げ信号Ｃ
Ｉ ＋を共に論理値「ｏ」にする。ＦＥＴＰ。
Ｉ ＋を共に論理値「ｏ」にする。ＦＥＴＰ。
右よびＮ、がオンお５よびオフであるから、桁上げ信号
σＩの出力端は論理値「１」の電位にチャージされる。
σＩの出力端は論理値「１」の電位にチャージされる。
またＦＥＴｐ２およびＮ６がオンおよびオフであるから
、加算データ信号Ｕ′の出力端は論理値「１」の電位に
チャージされる。このように、区間ａは桁上げ信号層１
および加算データ信号層の各出力端をプリチャージして
演算サイクルの初期状態にセットする区間である。ＦＥ
ＴＰｌおよびＰ２はこのプリチャージ動作を制御するス
イッチとして動作している。
、加算データ信号Ｕ′の出力端は論理値「１」の電位に
チャージされる。このように、区間ａは桁上げ信号層１
および加算データ信号層の各出力端をプリチャージして
演算サイクルの初期状態にセットする区間である。ＦＥ
ＴＰｌおよびＰ２はこのプリチャージ動作を制御するス
イッチとして動作している。
区間すは、入力データ信号り、および入力桁上げ信号Ｃ
ｉｌが共に論理値「１」である場合の演算区間である。
ｉｌが共に論理値「１」である場合の演算区間である。
ＦＥＴＰＩ がオフであり、ＦＥＴＮ。
およびＮ２が共にオフであるから、桁上げ信号ご著の出
力端は論理値「０」の電位にチャージされる。
力端は論理値「０」の電位にチャージされる。
また、ＦＥＴＰ２およびＮ、が共にオフであり、Ｆ Ｅ
Ｔ ＮｓがオンであるがＦＥＴＮ３のソースの電位が
論理値「１」の電位であるから、イネーブル信号Ｅが論
理値ｒｌｊの電位になってＦＥＴＮ＆がオンになっても
、加算データ信号層の出力端は論理「１」の電位が保持
される。
Ｔ ＮｓがオンであるがＦＥＴＮ３のソースの電位が
論理値「１」の電位であるから、イネーブル信号Ｅが論
理値ｒｌｊの電位になってＦＥＴＮ＆がオンになっても
、加算データ信号層の出力端は論理「１」の電位が保持
される。
区間Ｃは、入力データ信号り、および入力桁上げ信号Ｃ
ｉ ｌが論理値「１」および「０」である場合の演算区
間である。ＦＥＴＰ、およびＮ１が共にオフであるから
、桁上げ信号σ；の出力端は論理値「１」の電位が保持
される。また、ＦＥＴＰ２がオフであり、ＦＥＴＮ、お
よびＮ５が共にオンであるから、イネーブル信号Ｅが論
理値７１」の電位になってＦＥＴＮ６がオンになると、
加算データ信号Ｓｔの出力端は論理値「０」の電位にチ
ャージされる。
ｉ ｌが論理値「１」および「０」である場合の演算区
間である。ＦＥＴＰ、およびＮ１が共にオフであるから
、桁上げ信号σ；の出力端は論理値「１」の電位が保持
される。また、ＦＥＴＰ２がオフであり、ＦＥＴＮ、お
よびＮ５が共にオンであるから、イネーブル信号Ｅが論
理値７１」の電位になってＦＥＴＮ６がオンになると、
加算データ信号Ｓｔの出力端は論理値「０」の電位にチ
ャージされる。
区間ｄは、入力データ信号Ｄ１および入力桁上げ信号Ｃ
Ｉ□が論理値「０」および「１」である場合の演算区間
である。ＦＥＴＰ、およびＮ２が共にオフであるから、
桁上げ信号Ｃ８１の出力端は論理値「１」の電位が保持
される。また、ＦＥＴＰ２がオフであり、ＦＥＴＮ３が
オンでありさらにＦＥ Ｔ Ｎ ３のソースの電位が論
理値「０」の電位であるから、イネーブル信号Ｅが論理
値「１」の電位になってＦＥＴＮ３がオンになると、加
算データ信号Ｓ１の出力端は論理値「０」の電位にチャ
ージされる。
Ｉ□が論理値「０」および「１」である場合の演算区間
である。ＦＥＴＰ、およびＮ２が共にオフであるから、
桁上げ信号Ｃ８１の出力端は論理値「１」の電位が保持
される。また、ＦＥＴＰ２がオフであり、ＦＥＴＮ３が
オンでありさらにＦＥ Ｔ Ｎ ３のソースの電位が論
理値「０」の電位であるから、イネーブル信号Ｅが論理
値「１」の電位になってＦＥＴＮ３がオンになると、加
算データ信号Ｓ１の出力端は論理値「０」の電位にチャ
ージされる。
区間ｅは、入力データ信号Ｄ１、入力桁上げ信号Ｃｉ
ｌが共に論理値「０」である場合の演算区間である。Ｆ
ＥＴＰ、およびＮ１が共にオフであるから、桁上げ信号
Ｃ８１の出力端は論理値「１」の電位が保持される。ま
た、ＦＥＴＰ２、Ｎ３およびＮ５が共にオフであるから
、イネーブル信号Ｅが論理値「１」の電位になってＦＥ
ＴＮ６がオンになっても、加算データ信号Ｓ１の出力端
は論理値「１」の電位が保持される。第３図に示すよう
に、区間す、ｃＳｄおよびｅにおけるタイミングＴ、
、Ｔｃ、Ｔ、およびＴ８で加算データ信号Ｓ。
ｌが共に論理値「０」である場合の演算区間である。Ｆ
ＥＴＰ、およびＮ１が共にオフであるから、桁上げ信号
Ｃ８１の出力端は論理値「１」の電位が保持される。ま
た、ＦＥＴＰ２、Ｎ３およびＮ５が共にオフであるから
、イネーブル信号Ｅが論理値「１」の電位になってＦＥ
ＴＮ６がオンになっても、加算データ信号Ｓ１の出力端
は論理値「１」の電位が保持される。第３図に示すよう
に、区間す、ｃＳｄおよびｅにおけるタイミングＴ、
、Ｔｃ、Ｔ、およびＴ８で加算データ信号Ｓ。
をサンプリングする。
１ビット半加算器は、８個のＦＥＴから構成されている
。第１図に示す実施例と同様にして１６ビットの半加算
回路を構成すれば必要なＦＥＴ数は１２８個である。
。第１図に示す実施例と同様にして１６ビットの半加算
回路を構成すれば必要なＦＥＴ数は１２８個である。
第４図は本発明の別の実施例を示す回路図である。第４
図に示す実施例は第１図に示す実施例と同様に２ビット
の半加算回路であるが、１ビット半加算器１におけるＦ
ＥＴＰｌ、Ｐ２およびＮ６の代わりに他のスイッチ素子
ＳＰ、 、ＳＦ３およびＳＮ、を使用し、また１ビット
半加算器２でも同様に他のスイッチ素子を使用して構成
されている。さらに、スイッチ素子のオン・オフをＦＥ
Ｔのオン・オフに対応させることにより、第３図のタイ
ムチャートと同様の動作をするので、動作説明について
は省略する。なお、第１図および第４図で、ＦＥＴＮ、
とＦＥＴＮ２の接続位置またはＦＥＴＮ、とＦＥＴＮ３
の接続位置を入れ替えても動作は変わらない。
図に示す実施例は第１図に示す実施例と同様に２ビット
の半加算回路であるが、１ビット半加算器１におけるＦ
ＥＴＰｌ、Ｐ２およびＮ６の代わりに他のスイッチ素子
ＳＰ、 、ＳＦ３およびＳＮ、を使用し、また１ビット
半加算器２でも同様に他のスイッチ素子を使用して構成
されている。さらに、スイッチ素子のオン・オフをＦＥ
Ｔのオン・オフに対応させることにより、第３図のタイ
ムチャートと同様の動作をするので、動作説明について
は省略する。なお、第１図および第４図で、ＦＥＴＮ、
とＦＥＴＮ２の接続位置またはＦＥＴＮ、とＦＥＴＮ３
の接続位置を入れ替えても動作は変わらない。
本発明は、以上説明したように、プリチャージ信号およ
びイネーブル信号を使ってダイナミック動作をさせるこ
とにより、出力レベルの変化時に電源間に貫通電流が流
れず、しかも１ビット当たりの必要ＦＥＴ数が少ないの
で、消費電力を小さくする効果がある。
びイネーブル信号を使ってダイナミック動作をさせるこ
とにより、出力レベルの変化時に電源間に貫通電流が流
れず、しかも１ビット当たりの必要ＦＥＴ数が少ないの
で、消費電力を小さくする効果がある。
第１図は本発明実施例を示す回路図。
第２図は従来例を示すブロック図。
第３図は第１図に示す１ビット半加算器１の動作を説明
するタイムチャート。 第４図は本発明の別の実施例を示す回路図。 １．２．３．４・・１ビット半加算器、１１．１２．３
３．３５・・・ノットゲート、３１・・・ノアゲート、
３２．３４・・・ナントゲート、ＰＩ 、Ｐ２ 、Ｎｌ
〜Ｎ６・・・ＦＥＴ、ＳＰ＋ 、ＳＦ３ 、ＳＮ＋
”・スイッチ素子、ＶＤＤＳＶＳＳ・・・電源電圧。
するタイムチャート。 第４図は本発明の別の実施例を示す回路図。 １．２．３．４・・１ビット半加算器、１１．１２．３
３．３５・・・ノットゲート、３１・・・ノアゲート、
３２．３４・・・ナントゲート、ＰＩ 、Ｐ２ 、Ｎｌ
〜Ｎ６・・・ＦＥＴ、ＳＰ＋ 、ＳＦ３ 、ＳＮ＋
”・スイッチ素子、ＶＤＤＳＶＳＳ・・・電源電圧。
Claims (1)
- 【特許請求の範囲】 １、第一および第二の電源端子と、入力データ信号端子
と、加算信号端子と、入力桁上げ信号端子と、出力桁上
げ信号端子とを備え、複数個の１ビット半加算器で構成
された半加算回路において、上記１ビット半加算器のそ
れぞれは、上記入力桁上げ信号端子に入力する信号に対
して反転位相をもつ信号を入力する新たな入力桁上げ信
号端子と、 周期的にかつ同時にオン状態またはオフ状態になる第一
および第二のスイッチ手段と、 上記第一のスイッチ手段がオフ状態である期間のほぼ中
間でオフ状態からオン状態に切り換わり、その後に上記
第一のスイッチ手段がオフ状態からオン状態に切り換わ
る以前にオン状態からオフ状態に切り換わる第三のスイ
ッチ手段と、 同一導電形である第一、第二、第三、第四および第五の
電界効果形トランジスと を備え、 上記第一および第三の電界効果形トランジスに関して、
そのソースが上記第二の電界効果形トランジスのドレイ
ンおよびゲートに接続され、そのドレインが上記第一、
第二および第三のスイッチ手段を介して上記第一の電源
端子に接続され、そのゲートが共通に上記入力桁上げ信
号端子に接続され、上記第二および第五の電界効果形ト
ランジスに関して、そのソースが共通に上記第二の電源
端子に接続され、そのゲートが共通に上記入力データ信
号端子に接続され、上記第四の電界効果形トランジスに
関して、そのソースが上記第五の電界効果形トランジス
のドレインに接続され、そのドレインが上記第三の電界
効果形トランジスのドレインに接続され、そのゲートが
上記新たな入力桁上げ信号端子に接続され、上記第一の
電界効果形トランジスのドレインが上記出力桁上げ信号
端子に接続され、上記第二のスイッチ手段と第三のスイ
ッチ手段との接続点が上記加算信号端子に接続された ことを特徴とする半加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319732A JP2536278B2 (ja) | 1990-11-22 | 1990-11-22 | 半加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2319732A JP2536278B2 (ja) | 1990-11-22 | 1990-11-22 | 半加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04195219A true JPH04195219A (ja) | 1992-07-15 |
| JP2536278B2 JP2536278B2 (ja) | 1996-09-18 |
Family
ID=18113563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2319732A Expired - Lifetime JP2536278B2 (ja) | 1990-11-22 | 1990-11-22 | 半加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536278B2 (ja) |
-
1990
- 1990-11-22 JP JP2319732A patent/JP2536278B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2536278B2 (ja) | 1996-09-18 |
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