JPH0619682A - 全加算回路 - Google Patents
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- JPH0619682A JPH0619682A JP17436092A JP17436092A JPH0619682A JP H0619682 A JPH0619682 A JP H0619682A JP 17436092 A JP17436092 A JP 17436092A JP 17436092 A JP17436092 A JP 17436092A JP H0619682 A JPH0619682 A JP H0619682A
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- 230000005669 field effect Effects 0.000 claims abstract description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 12
- 230000005685 electric field effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 6
Abstract
(57)【要約】
【目的】 １ビット当たりの必要トランジスタ数が少
く、消費電力が小さく、しかも高速で動作する全加算回
路を提供することにある。特に電界効果形トランジスタ
により構成されるのに適する全加算回路に関する。 【構成】 図１における１ビット全加算器１は、Ｐ形の
ＦＥＴＰ1 〜Ｐ3 とＮ形のＦＥＴＮ1 〜Ｎ14とを備えて
構成されている。ＦＥＴＰ1 ・Ｐ2 ・Ｎ14は、プリチャ
ージ動作を制御するスイッチ部を構成し、ＦＥＴＮ
13は、イネーブル動作を制御するスイッチ部を構成し、
ＦＥＴＰ3 ・Ｎ1 〜Ｎ5 は、入力データ信号Ａ1 ・Ｂ1
と桁上げ信号Ｃ1 を入力とし桁上げ信号Ｃ2 と加算制御
信号を出力とする桁上げ信号生成部を構成し、ＦＥＴＮ
6 〜Ｎ12は、入力データ信号Ａ1 ・Ｂ1と桁上げ信号Ｃ
1 と加算制御信号を入力とし加算データ信号Ｓ1 を出力
とする加算信号生成部を構成している。
く、消費電力が小さく、しかも高速で動作する全加算回
路を提供することにある。特に電界効果形トランジスタ
により構成されるのに適する全加算回路に関する。 【構成】 図１における１ビット全加算器１は、Ｐ形の
ＦＥＴＰ1 〜Ｐ3 とＮ形のＦＥＴＮ1 〜Ｎ14とを備えて
構成されている。ＦＥＴＰ1 ・Ｐ2 ・Ｎ14は、プリチャ
ージ動作を制御するスイッチ部を構成し、ＦＥＴＮ
13は、イネーブル動作を制御するスイッチ部を構成し、
ＦＥＴＰ3 ・Ｎ1 〜Ｎ5 は、入力データ信号Ａ1 ・Ｂ1
と桁上げ信号Ｃ1 を入力とし桁上げ信号Ｃ2 と加算制御
信号を出力とする桁上げ信号生成部を構成し、ＦＥＴＮ
6 〜Ｎ12は、入力データ信号Ａ1 ・Ｂ1と桁上げ信号Ｃ
1 と加算制御信号を入力とし加算データ信号Ｓ1 を出力
とする加算信号生成部を構成している。
Description
【０００１】
【産業上の利用分野】本発明は全加算回路に関し、特に
電界効果形トランジスタ（以下、ＦＥＴと略記する）に
より構成するのに適する全加算回路に関する。
電界効果形トランジスタ（以下、ＦＥＴと略記する）に
より構成するのに適する全加算回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ倫理ゲートを組合せて構成した
全加算回路が多用されている。複数ビットの全加算回路
は、ビット数に等しい数の１ビット全加算器で構成する
ことができる。
全加算回路が多用されている。複数ビットの全加算回路
は、ビット数に等しい数の１ビット全加算器で構成する
ことができる。
【０００３】図３は、従来のかかる全加算回路の一例を
示す倫理回路図である。この従来例は、２ビットの全加
算回路であり、下位ビット用の１ビット全加算器３と上
位ビット用の１ビット全加算器４とを具備して構成され
ている。１ビット全加算器３は、外部からの入力データ
信号Ａ1 ・Ｂ1 を入力とするＮＯＲゲート３１とＮＡＮ
Ｄゲート３２と、ＮＡＮＤゲート３２の出力を入力とす
るＮＯＴゲート３３と、ＮＯＴゲート３３・ＮＯＲゲー
ト３１の出力を入力とするＮＯＲゲート３４と、ＮＯＲ
ゲート３４の出力および外部からの桁上げ信号Ｃ1 を入
力とするＮＯＲゲート３５およびＮＡＮＤゲート３６
と、ＮＡＮＤゲート３６の出力を入力とするＮＯＴゲー
ト３７と、ＮＯＴゲート３７・ＮＯＲゲート３５の出力
を入力とし加算データ信号Ｓ1 を外部に出力するＮＯＲ
ゲート３８と、ＮＡＮＤゲート３２・３６の出力を入力
とし桁上げ信号Ｃ2 を１ビット全加算器４に出力するＮ
ＡＮＤゲート３９とを備えて構成されている。これら９
つのゲートは、すべてＣＭＯＳ倫理ゲートである。１ビ
ット全加算器４も１ビット全加算器３と同一の構成であ
り、外部から入力データ信号Ａ2 ・Ｂ2 を１ビット全加
算回路３から桁上げ信号Ｃ2 を入力し加算データ信号Ｓ
2 ・桁上げ信号Ｃ3 を外部に出力する。
示す倫理回路図である。この従来例は、２ビットの全加
算回路であり、下位ビット用の１ビット全加算器３と上
位ビット用の１ビット全加算器４とを具備して構成され
ている。１ビット全加算器３は、外部からの入力データ
信号Ａ1 ・Ｂ1 を入力とするＮＯＲゲート３１とＮＡＮ
Ｄゲート３２と、ＮＡＮＤゲート３２の出力を入力とす
るＮＯＴゲート３３と、ＮＯＴゲート３３・ＮＯＲゲー
ト３１の出力を入力とするＮＯＲゲート３４と、ＮＯＲ
ゲート３４の出力および外部からの桁上げ信号Ｃ1 を入
力とするＮＯＲゲート３５およびＮＡＮＤゲート３６
と、ＮＡＮＤゲート３６の出力を入力とするＮＯＴゲー
ト３７と、ＮＯＴゲート３７・ＮＯＲゲート３５の出力
を入力とし加算データ信号Ｓ1 を外部に出力するＮＯＲ
ゲート３８と、ＮＡＮＤゲート３２・３６の出力を入力
とし桁上げ信号Ｃ2 を１ビット全加算器４に出力するＮ
ＡＮＤゲート３９とを備えて構成されている。これら９
つのゲートは、すべてＣＭＯＳ倫理ゲートである。１ビ
ット全加算器４も１ビット全加算器３と同一の構成であ
り、外部から入力データ信号Ａ2 ・Ｂ2 を１ビット全加
算回路３から桁上げ信号Ｃ2 を入力し加算データ信号Ｓ
2 ・桁上げ信号Ｃ3 を外部に出力する。
【０００４】１ビット全加算回路３，４は、いずれも同
様に動作するから、１ビット全加算回路３の動作につい
て説明する。
様に動作するから、１ビット全加算回路３の動作につい
て説明する。
【０００５】まず、桁上げ信号Ｃ1 が倫理値“０”の場
合について説明する。入力データ信号Ａ1 ・Ｂ1 共に倫
理値“０”のとき、ＮＯＲゲート３１出力が倫理値
“１”となり、ＮＯＲゲート３４出力が倫理値“０”と
なり、ＮＯＲゲート３５出力が倫理値“１”となり、Ｎ
ＯＲゲート３８出力、すなわち、加算データ信号Ｓ1 は
倫理値“０”となる。またこのとき、ＮＡＮＤゲート３
２・３６出力が共に倫理値“１”となり、ＮＡＮＤゲー
ト３９出力、すなわち、桁上げ信号Ｃ2 は倫理値“０”
となる。入力データ信号Ａ1 ・Ｂ1 のうち、いずれか一
方が倫理値“１”、他方が倫理値“０”のとき、ＮＯＲ
ゲート３１出力・ＮＯＴゲート３３出力が共に倫理値
“０”となり、ＮＯＲゲート３４出力が倫理値“１”と
なり、ＮＯＲゲート３５出力・ＮＯＴゲート３７出力が
共に倫理値“０”となるから、加算データ信号Ｓ1 は倫
理値“１”となる。またこのとき、ＮＡＮＤゲート３２
・３６出力が共に倫理値“１”であるから、桁上げ信号
Ｃ2 は倫理値“０”となる。入力データ信号Ａ1 ・Ｂ1
が共に倫理値“１”のとき、ＮＯＴゲート３３出力が倫
理値“１”となり、ＮＯＲゲート３４出力が倫理値
“０”となり、ＮＯＲゲート３５出力が倫理値“１”と
なるから、加算データ信号Ｓ1 は倫理値“０”、桁上げ
信号Ｃ2 は倫理値“１”となる。
合について説明する。入力データ信号Ａ1 ・Ｂ1 共に倫
理値“０”のとき、ＮＯＲゲート３１出力が倫理値
“１”となり、ＮＯＲゲート３４出力が倫理値“０”と
なり、ＮＯＲゲート３５出力が倫理値“１”となり、Ｎ
ＯＲゲート３８出力、すなわち、加算データ信号Ｓ1 は
倫理値“０”となる。またこのとき、ＮＡＮＤゲート３
２・３６出力が共に倫理値“１”となり、ＮＡＮＤゲー
ト３９出力、すなわち、桁上げ信号Ｃ2 は倫理値“０”
となる。入力データ信号Ａ1 ・Ｂ1 のうち、いずれか一
方が倫理値“１”、他方が倫理値“０”のとき、ＮＯＲ
ゲート３１出力・ＮＯＴゲート３３出力が共に倫理値
“０”となり、ＮＯＲゲート３４出力が倫理値“１”と
なり、ＮＯＲゲート３５出力・ＮＯＴゲート３７出力が
共に倫理値“０”となるから、加算データ信号Ｓ1 は倫
理値“１”となる。またこのとき、ＮＡＮＤゲート３２
・３６出力が共に倫理値“１”であるから、桁上げ信号
Ｃ2 は倫理値“０”となる。入力データ信号Ａ1 ・Ｂ1
が共に倫理値“１”のとき、ＮＯＴゲート３３出力が倫
理値“１”となり、ＮＯＲゲート３４出力が倫理値
“０”となり、ＮＯＲゲート３５出力が倫理値“１”と
なるから、加算データ信号Ｓ1 は倫理値“０”、桁上げ
信号Ｃ2 は倫理値“１”となる。
【０００６】次に、桁上げ信号Ｃ1 が倫理値“１”の場
合について説明する。入力データ信号Ａ1 ・Ｂ1 が共に
倫理値“０”のとき、ＮＯＲゲート３４出力が倫理値
“０”であり、ＮＯＲゲート３５出力・ＮＯＴゲート３
７出力が共に倫理値“０”となるから、加算データ信号
Ｓ1 は倫理値“１”となる。またこのとき、ＮＡＮＤゲ
ート３２・３６が共に倫理値“１”であるから、桁上げ
信号Ｃ2 は倫理値“０”となる。入力データ信号Ａ1 ・
Ｂ1 のうち、いずれか一方が倫理値“１”、他方が倫理
値“０”のとき、ＮＯＲゲート３４出力が倫理値“１”
であり、ＮＯＲゲート３７出力が倫理値“１”となるか
ら、加算データ信号Ｓ1 は倫理値“０”、桁上げ信号Ｃ
2 は倫理値“１”となる。入力データ信号Ａ1 ・Ｂ1 が
共に倫理値“１”のとき、ＮＯＲゲート３４出力が倫理
値“０”であり、ＮＯＲゲート３５出力・ＮＯＴゲート
３７出力が共に倫理値“０”となるから、加算データ信
号Ｓ1 ・桁上げ信号Ｃ2 は共に倫理値“１”となる。
合について説明する。入力データ信号Ａ1 ・Ｂ1 が共に
倫理値“０”のとき、ＮＯＲゲート３４出力が倫理値
“０”であり、ＮＯＲゲート３５出力・ＮＯＴゲート３
７出力が共に倫理値“０”となるから、加算データ信号
Ｓ1 は倫理値“１”となる。またこのとき、ＮＡＮＤゲ
ート３２・３６が共に倫理値“１”であるから、桁上げ
信号Ｃ2 は倫理値“０”となる。入力データ信号Ａ1 ・
Ｂ1 のうち、いずれか一方が倫理値“１”、他方が倫理
値“０”のとき、ＮＯＲゲート３４出力が倫理値“１”
であり、ＮＯＲゲート３７出力が倫理値“１”となるか
ら、加算データ信号Ｓ1 は倫理値“０”、桁上げ信号Ｃ
2 は倫理値“１”となる。入力データ信号Ａ1 ・Ｂ1 が
共に倫理値“１”のとき、ＮＯＲゲート３４出力が倫理
値“０”であり、ＮＯＲゲート３５出力・ＮＯＴゲート
３７出力が共に倫理値“０”となるから、加算データ信
号Ｓ1 ・桁上げ信号Ｃ2 は共に倫理値“１”となる。
【０００７】図４は、上記の入出力関係、すなわち、１
ビット全加算器一般の入出力関係を示す真理値表であ
る。この図４に図示する入出力関係はまた、下記の数式
１によって表される。
ビット全加算器一般の入出力関係を示す真理値表であ
る。この図４に図示する入出力関係はまた、下記の数式
１によって表される。
【０００８】
【数１】
【０００９】周知のように、ＣＭＯＳのＮＯＲゲート・
ＮＡＮＤゲートはそれぞれ４ＦＥＴを要し、同じくＮＯ
Ｔゲートは２ＦＥＴを要する。したがって、図３に示す
従来例は、１ビット当たり３２個のＦＥＴを要する。ｎ
ビットの同様な全加算回路では、必要ＦＥＴ数は３２ｎ
となるから、例えば１６ビットの従来の全加算回路は５
１２ＦＥＴを要する。
ＮＡＮＤゲートはそれぞれ４ＦＥＴを要し、同じくＮＯ
Ｔゲートは２ＦＥＴを要する。したがって、図３に示す
従来例は、１ビット当たり３２個のＦＥＴを要する。ｎ
ビットの同様な全加算回路では、必要ＦＥＴ数は３２ｎ
となるから、例えば１６ビットの従来の全加算回路は５
１２ＦＥＴを要する。
【００１０】
【発明が解決しようとする課題】以上説明したように従
来の全加算回路は、１ビット当たりの必要ＦＥＴ数が多
いので、高価であり、消費電力が大きいという欠点があ
り、また配線が複雑になり配線長が長くなるので演算速
度が遅いという欠点がある。
来の全加算回路は、１ビット当たりの必要ＦＥＴ数が多
いので、高価であり、消費電力が大きいという欠点があ
り、また配線が複雑になり配線長が長くなるので演算速
度が遅いという欠点がある。
【００１１】本発明の目的は、上記欠点を解決して必要
ＦＥＴ数が少い、したがって経済的であり、消費電力が
小さく、かつ配線が簡単であり演算速度が速い全加算回
路を提供することにある。
ＦＥＴ数が少い、したがって経済的であり、消費電力が
小さく、かつ配線が簡単であり演算速度が速い全加算回
路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の全加算回路は、
周期的に、かつ、互いに同時にオン・オフする第一・第
二のスイッチ手段と、桁上げ演算結果の信号を出力する
桁上げ信号生成部と、加算結果の信号を出力する加算信
号生成部とを備え、前記桁上げ信号生成部の、第一の入
力端を電源の第一の端子に、第二の入力端を第一の入力
データ信号端子に、第三の入力端を第二の入力データ信
号端子に、第四の入力端を入力桁上げ信号端子に、出力
端を出力桁上げ信号端子と前記第一のスイッチ手段を介
して前記電源の第二の端子に、それぞれ接続し、前記加
算信号生成部の、第一の入力端を前記電源の前記第一の
端子に、第二の入力端子を前記第一の入力データ信号端
子に、第三の入力端を前記第二の入力データ信号端子
に、第四の入力端を前記入力桁上げ信号端子に、第五の
入力端を前記桁上げ信号生成部の前記出力端に、出力端
を加算データ信号端子と前記第二のスイッチ手段を介し
て前記電源の前記第二の端子に、それぞれ接続する１ビ
ット全加算器を具備して構成される。
周期的に、かつ、互いに同時にオン・オフする第一・第
二のスイッチ手段と、桁上げ演算結果の信号を出力する
桁上げ信号生成部と、加算結果の信号を出力する加算信
号生成部とを備え、前記桁上げ信号生成部の、第一の入
力端を電源の第一の端子に、第二の入力端を第一の入力
データ信号端子に、第三の入力端を第二の入力データ信
号端子に、第四の入力端を入力桁上げ信号端子に、出力
端を出力桁上げ信号端子と前記第一のスイッチ手段を介
して前記電源の第二の端子に、それぞれ接続し、前記加
算信号生成部の、第一の入力端を前記電源の前記第一の
端子に、第二の入力端子を前記第一の入力データ信号端
子に、第三の入力端を前記第二の入力データ信号端子
に、第四の入力端を前記入力桁上げ信号端子に、第五の
入力端を前記桁上げ信号生成部の前記出力端に、出力端
を加算データ信号端子と前記第二のスイッチ手段を介し
て前記電源の前記第二の端子に、それぞれ接続する１ビ
ット全加算器を具備して構成される。
【００１３】また、前記桁上げ信号生成部が、第一の導
電形である電界効果形の第一・第二・第三・第四・第五
のトランジスタを備え、前記第一・第二のトランジスタ
の、ソースを共に前記第一の入力端に、ドレインを共に
前記第三のトランジスタのソースに、ゲートの一方およ
び他方を前記第二および第三の入力端に、それぞれ接続
し、前記第四のトランジスタの、ソースを前記第一の入
力端に、ドレインを前記第五のトランジスタのソース
に、それぞれ接続し、前記第三・第五のトランジスタの
ドレインを共に出力端に接続し、前記第四・第五のトラ
ンジスタのゲートの一方および他方を前記第二および第
三の入力端に接続し、前記第三のトランジスタのゲート
を前記第四の入力端に接続する。
電形である電界効果形の第一・第二・第三・第四・第五
のトランジスタを備え、前記第一・第二のトランジスタ
の、ソースを共に前記第一の入力端に、ドレインを共に
前記第三のトランジスタのソースに、ゲートの一方およ
び他方を前記第二および第三の入力端に、それぞれ接続
し、前記第四のトランジスタの、ソースを前記第一の入
力端に、ドレインを前記第五のトランジスタのソース
に、それぞれ接続し、前記第三・第五のトランジスタの
ドレインを共に出力端に接続し、前記第四・第五のトラ
ンジスタのゲートの一方および他方を前記第二および第
三の入力端に接続し、前記第三のトランジスタのゲート
を前記第四の入力端に接続する。
【００１４】さらに、前記加算信号生成部が、加算結果
の信号出力を制御する出力制御部と、前記第一の導電形
である電界効果形の第六・第七・第八・第九・第十・第
十一のトランジスタとを備え、前記第六・第七・第八の
トランジスタの、ソースを共に前記第一の入力端に、ゲ
ートの一方・もう一方および他方を前記第二・第三およ
び第四の入力端に、それぞれ接続し、前記第九のトラン
ジスタの、ソースを前記第一の入力端に、ドレインを前
記第十のトランジスタのソースに、それぞれ接続し、前
記第十一のトランジスタの、ソースを前記第十のトラン
ジスタのドレインに、ドレインを前記出力端に、それぞ
れ接続し、前記第九・第十・第十一のトランジスタのゲ
ートの一方・もう一方および他方を前記第二・第三およ
び第四の入力端に接続し、前記出力制御部の、第一の入
力を前記第六・第七・第八のトランジスタのドレインに
共通に、第二の入力を第五の入力端に、出力を出力端
に、またはさらに、第三の入力を第一の入力端に、それ
ぞれ接続しする。
の信号出力を制御する出力制御部と、前記第一の導電形
である電界効果形の第六・第七・第八・第九・第十・第
十一のトランジスタとを備え、前記第六・第七・第八の
トランジスタの、ソースを共に前記第一の入力端に、ゲ
ートの一方・もう一方および他方を前記第二・第三およ
び第四の入力端に、それぞれ接続し、前記第九のトラン
ジスタの、ソースを前記第一の入力端に、ドレインを前
記第十のトランジスタのソースに、それぞれ接続し、前
記第十一のトランジスタの、ソースを前記第十のトラン
ジスタのドレインに、ドレインを前記出力端に、それぞ
れ接続し、前記第九・第十・第十一のトランジスタのゲ
ートの一方・もう一方および他方を前記第二・第三およ
び第四の入力端に接続し、前記出力制御部の、第一の入
力を前記第六・第七・第八のトランジスタのドレインに
共通に、第二の入力を第五の入力端に、出力を出力端
に、またはさらに、第三の入力を第一の入力端に、それ
ぞれ接続しする。
【００１５】また、前記出力制御部が、前記第一のスイ
ッチ手段のオフである期間中でオフからオンになり、そ
の後、前記第一のスイッチ手段のオフからオンになるよ
り以前にオンからオフになる第三のスイッチ手段と、前
記第一の導電形である電界効果形の第十二のトランジス
タとを備え、該第十二のトランジスタの、ソースを前記
第一の入力に、ドレインを前記第三のスイッチ手段を介
して前記出力に、ゲートを前記第二の入力に、それぞれ
接続して構成される。
ッチ手段のオフである期間中でオフからオンになり、そ
の後、前記第一のスイッチ手段のオフからオンになるよ
り以前にオンからオフになる第三のスイッチ手段と、前
記第一の導電形である電界効果形の第十二のトランジス
タとを備え、該第十二のトランジスタの、ソースを前記
第一の入力に、ドレインを前記第三のスイッチ手段を介
して前記出力に、ゲートを前記第二の入力に、それぞれ
接続して構成される。
【００１６】
【実施例】図１は本発明の一実施例を示す回路図であ
る。この図１に示す実施例は２ビットの全加算回路であ
り、下位ビット用の１ビット全加算器１と、上位ビット
用の１ビッ全加算器２とを具備して構成されている。
る。この図１に示す実施例は２ビットの全加算回路であ
り、下位ビット用の１ビット全加算器１と、上位ビット
用の１ビッ全加算器２とを具備して構成されている。
【００１７】１ビット全加算器１は、Ｐ形のＦＥＴＰ1
〜Ｐ3 とＮ形のＦＥＴＮ1 〜Ｎ14とを備えて構成されて
いる。
〜Ｐ3 とＮ形のＦＥＴＮ1 〜Ｎ14とを備えて構成されて
いる。
【００１８】ＦＥＴＰ1 ・Ｐ2 の、ゲートは共にプリチ
ャージ信号バーｐ（バーｐは後述のプリチャージ信号ｐ
と逆相の信号を表し、通常はｐの上部にバーを付すもの
であるが、ここでは前に文字で付すことにする。以下同
じ。）の端子に、ソースは共に電源電圧ＶDDの端子に、
それぞれ接続されている。ＦＥＴＮ14のゲートはプリチ
ャージ信号Ｐの端子に、ソースは電源電圧ＶSSの端子
に、それぞれ接続されている。ＦＥＴＮ13の、ゲートは
イネーブル信号Ｅの端子に、ドレインはＦＥＴＰ2 のド
レインと加算データ信号バーＳ1 （バーＰの場合と同
じ。以下同じ。）の端子に、それぞれ接続されている。
ャージ信号バーｐ（バーｐは後述のプリチャージ信号ｐ
と逆相の信号を表し、通常はｐの上部にバーを付すもの
であるが、ここでは前に文字で付すことにする。以下同
じ。）の端子に、ソースは共に電源電圧ＶDDの端子に、
それぞれ接続されている。ＦＥＴＮ14のゲートはプリチ
ャージ信号Ｐの端子に、ソースは電源電圧ＶSSの端子
に、それぞれ接続されている。ＦＥＴＮ13の、ゲートは
イネーブル信号Ｅの端子に、ドレインはＦＥＴＰ2 のド
レインと加算データ信号バーＳ1 （バーＰの場合と同
じ。以下同じ。）の端子に、それぞれ接続されている。
【００１９】ＦＥＴＮ1 ・Ｎ2 の、ソースは共に電源電
圧ＶSSの端子に、ドレインは共にＦＥＴＮ3 のソース
に、ゲートは入力データ信号Ａ1 ・Ｂ1 端子に、それぞ
れ接続されている。ＦＥＴＮ4 の、ソースは電源電圧Ｖ
SSの端子に、ドレインはＦＥＴＮ5 のソースに、それぞ
れ接続されている。ＦＥＴＮ3 ・Ｎ5 のドレインは共に
ＦＥＴＰ3 のゲートとＦＥＴＰ1 のドレインに接続され
ている。ＦＥＴＮ4 ・Ｎ5 のゲートは入力データ信号Ａ
1 ・Ｂ1 の端子に、ＦＥＴＮ3 のゲートは桁上げ信号Ｃ
1 の端子に、それぞれ接続されている。
圧ＶSSの端子に、ドレインは共にＦＥＴＮ3 のソース
に、ゲートは入力データ信号Ａ1 ・Ｂ1 端子に、それぞ
れ接続されている。ＦＥＴＮ4 の、ソースは電源電圧Ｖ
SSの端子に、ドレインはＦＥＴＮ5 のソースに、それぞ
れ接続されている。ＦＥＴＮ3 ・Ｎ5 のドレインは共に
ＦＥＴＰ3 のゲートとＦＥＴＰ1 のドレインに接続され
ている。ＦＥＴＮ4 ・Ｎ5 のゲートは入力データ信号Ａ
1 ・Ｂ1 の端子に、ＦＥＴＮ3 のゲートは桁上げ信号Ｃ
1 の端子に、それぞれ接続されている。
【００２０】ＦＥＴＮ6 ・Ｎ7 ・Ｎ8 の、ソースは共に
電源電圧ＶSSの端子に、ゲートは桁上げ信号Ｃ1 ・入力
データ信号Ｂ1 ・Ａ1 の端子に、それぞれ接続されてい
る。ＦＥＴＮ9 の、ソースは電源電圧ＶSSの端子に、ド
レインはＦＥＴＮ10のソースに、それぞれ接続されてい
る。ＦＥＴＮ11の、ソースはＦＥＴＮ10のドレインに、
ドレインはＦＥＴＰ2 のドレインに、それぞれ接続され
ている。ＦＥＴＮ9 ・Ｎ10・Ｎ11のゲートは入力データ
信号Ａ1 ・Ｂ1 ・桁上げ信号Ｃ1 に接続されている。
電源電圧ＶSSの端子に、ゲートは桁上げ信号Ｃ1 ・入力
データ信号Ｂ1 ・Ａ1 の端子に、それぞれ接続されてい
る。ＦＥＴＮ9 の、ソースは電源電圧ＶSSの端子に、ド
レインはＦＥＴＮ10のソースに、それぞれ接続されてい
る。ＦＥＴＮ11の、ソースはＦＥＴＮ10のドレインに、
ドレインはＦＥＴＰ2 のドレインに、それぞれ接続され
ている。ＦＥＴＮ9 ・Ｎ10・Ｎ11のゲートは入力データ
信号Ａ1 ・Ｂ1 ・桁上げ信号Ｃ1 に接続されている。
【００２１】１ビット全加算器２も、１ビット全加算器
１と同一の構成であり、入力データ信号Ａ2 ・Ｂ2 ・加
算データ信号バーＳ2 ・桁上げ信号Ｃ3 は、１ビット全
加算器１の入力データ信号Ａ1 ・Ｂ1 ・加算データ信号
バーＳ1 ・桁上げ信号Ｃ2 に対応している。１ビット全
加算器１の桁上げ信号Ｃ1 に対応するのは、１ビット全
加算器１から入力される桁上げ信号Ｃ2 である。
１と同一の構成であり、入力データ信号Ａ2 ・Ｂ2 ・加
算データ信号バーＳ2 ・桁上げ信号Ｃ3 は、１ビット全
加算器１の入力データ信号Ａ1 ・Ｂ1 ・加算データ信号
バーＳ1 ・桁上げ信号Ｃ2 に対応している。１ビット全
加算器１の桁上げ信号Ｃ1 に対応するのは、１ビット全
加算器１から入力される桁上げ信号Ｃ2 である。
【００２２】図２は、１ビット全加算器１の動作につい
て説明するためのタイムチャートである。なお１ビット
全加算器も同様であり、説明は省略する。
て説明するためのタイムチャートである。なお１ビット
全加算器も同様であり、説明は省略する。
【００２３】プリチャージ信号ｐは、図２に図示するよ
うに、区間ａで倫理値“１”、区間ｂ・ｃ・ｄ・ｅ・ｆ
・ｇ…で倫理値“０”をとる信号である。プリチャージ
信号バーｐは、先に説明したように、プリチャージ信号
Ｐと逆相である信号である。イネーブル信号Ｅは、区間
ａの開始時に倫理値“１”から“０”に、区間ｂ・ｃ・
ｄ・ｅ・ｆ・ｇ…のほぼ中間に倫理値“０”から“１”
に変わる信号である。
うに、区間ａで倫理値“１”、区間ｂ・ｃ・ｄ・ｅ・ｆ
・ｇ…で倫理値“０”をとる信号である。プリチャージ
信号バーｐは、先に説明したように、プリチャージ信号
Ｐと逆相である信号である。イネーブル信号Ｅは、区間
ａの開始時に倫理値“１”から“０”に、区間ｂ・ｃ・
ｄ・ｅ・ｆ・ｇ…のほぼ中間に倫理値“０”から“１”
に変わる信号である。
【００２４】まず、区間ａにおける動作について説明す
る。この区間で桁上げ信号Ｃ1 ・入力データ信号Ｂ1 を
倫理値“０”にする。ＦＥＴＮ3 ・Ｎ5 がオフであり、
ＦＥＴＰ1 がオンであるから、ＦＥＴＰ3 ・Ｎ12のゲー
トが電源電圧ＶDDにチャージされ、ＦＥＴＰ3 ・Ｎ12は
オフ・オンとなる。ＦＥＴＮ11・Ｎ13がオフであり、Ｆ
ＥＴＰ2 ・Ｎ14がオンであるから、ＦＥＴＮ13・Ｐ3 の
ドレインは電源電圧ＶDDの電位（倫理値“１”の電位）
・ＶSSの電位（倫理値“０”の電位）にチャージされ
る。したがって、加算データ信号バーＳ1 ・桁上げ信号
Ｃ2 は、倫理値“１”、“０”になる。このように、区
間ａは、ＦＥＴＮ13・Ｐ3 のゲート・ドレインをプリチ
ャージして演算サイクルの初期状態にセットする区間で
ある。ＦＥＴＰ1 ・Ｐ2 ・Ｎ14は、このプリチャージ動
作を制御するスイッチとして動作している。
る。この区間で桁上げ信号Ｃ1 ・入力データ信号Ｂ1 を
倫理値“０”にする。ＦＥＴＮ3 ・Ｎ5 がオフであり、
ＦＥＴＰ1 がオンであるから、ＦＥＴＰ3 ・Ｎ12のゲー
トが電源電圧ＶDDにチャージされ、ＦＥＴＰ3 ・Ｎ12は
オフ・オンとなる。ＦＥＴＮ11・Ｎ13がオフであり、Ｆ
ＥＴＰ2 ・Ｎ14がオンであるから、ＦＥＴＮ13・Ｐ3 の
ドレインは電源電圧ＶDDの電位（倫理値“１”の電位）
・ＶSSの電位（倫理値“０”の電位）にチャージされ
る。したがって、加算データ信号バーＳ1 ・桁上げ信号
Ｃ2 は、倫理値“１”、“０”になる。このように、区
間ａは、ＦＥＴＮ13・Ｐ3 のゲート・ドレインをプリチ
ャージして演算サイクルの初期状態にセットする区間で
ある。ＦＥＴＰ1 ・Ｐ2 ・Ｎ14は、このプリチャージ動
作を制御するスイッチとして動作している。
【００２５】区間ｂは、桁上げ信号Ｃ1 ・入力データ信
号Ｂ1 ・Ａ1 が共に倫理値“０”である場合の演算区間
である。ＦＥＴＰ1 はオフであり、ＦＥＴＮ3 ・Ｎ5 が
オフになるから、ＦＥＴＰ3 ・Ｎ12のゲートは区間ａで
プリチャージされたままであり、ＦＥＴＰ3 ・Ｎ12はオ
フ・オンのままである。ＦＥＴＰ2 ・Ｎ14がオフであ
り、ＦＥＴＮ6 ・Ｎ7 ・Ｎ8 ・Ｎ11がオフになるから、
ＦＥＴＮ13・Ｐ3 のドレインは区間ａでプリチャージさ
れたままであり、加算データ信号バーＳ1 ・桁上げ信号
Ｃ2 は倫理値“１”・“０”のままである。
号Ｂ1 ・Ａ1 が共に倫理値“０”である場合の演算区間
である。ＦＥＴＰ1 はオフであり、ＦＥＴＮ3 ・Ｎ5 が
オフになるから、ＦＥＴＰ3 ・Ｎ12のゲートは区間ａで
プリチャージされたままであり、ＦＥＴＰ3 ・Ｎ12はオ
フ・オンのままである。ＦＥＴＰ2 ・Ｎ14がオフであ
り、ＦＥＴＮ6 ・Ｎ7 ・Ｎ8 ・Ｎ11がオフになるから、
ＦＥＴＮ13・Ｐ3 のドレインは区間ａでプリチャージさ
れたままであり、加算データ信号バーＳ1 ・桁上げ信号
Ｃ2 は倫理値“１”・“０”のままである。
【００２６】区間ｃは、桁上げ信号Ｃ1 ・入力データ信
号Ｂ1 ・Ａ1 が共に倫理値“０”・“０”・“１”であ
る場合の演算区間である。ＦＥＴＰ1 はオフであり、Ｆ
ＥＴＮ3 ・Ｎ5 がオフになるから、ＦＥＴＰ3 ・Ｎ12は
区間ａでオフ・オンになったままである。ＦＥＴＮ14が
オフであるから、ＦＥＴＰ3 のドレイン区間ａでプリチ
ャージされたままであり、桁上げ信号Ｃ2 は倫理値
“０”のままである。一方、ＦＥＴＰ2 がオフであり、
ＦＥＴＮ8 ・Ｎ11がオン・オフになるから、ＦＥＴＮ13
がオンである区間（イネーブル信号Ｅが倫理値“１”で
ある間）、加算データ信号バーＳ1 は電源電圧ＶSSの電
位に、すなわち、倫理値“０”になる。図２に図示する
ように、イネーブル信号Ｅが倫理値“１”であるタイミ
ングＴc に加算データ信号バーＳ1 ・桁上げ信号Ｃ2 を
サンプルする。ＦＥＴＮ13はイネーブル動作を制御する
スイッチとして動作している。なお、区間ｂ・ｄ・ｅ・
ｆ・ｇ…でもタイミングＴc に対応するＴb ・Ｔd ・Ｔ
e ・Ｔf ・Ｔg …に加算データ信号バーＳ1 ・桁上げ信
号Ｃ2 をサンプルする。
号Ｂ1 ・Ａ1 が共に倫理値“０”・“０”・“１”であ
る場合の演算区間である。ＦＥＴＰ1 はオフであり、Ｆ
ＥＴＮ3 ・Ｎ5 がオフになるから、ＦＥＴＰ3 ・Ｎ12は
区間ａでオフ・オンになったままである。ＦＥＴＮ14が
オフであるから、ＦＥＴＰ3 のドレイン区間ａでプリチ
ャージされたままであり、桁上げ信号Ｃ2 は倫理値
“０”のままである。一方、ＦＥＴＰ2 がオフであり、
ＦＥＴＮ8 ・Ｎ11がオン・オフになるから、ＦＥＴＮ13
がオンである区間（イネーブル信号Ｅが倫理値“１”で
ある間）、加算データ信号バーＳ1 は電源電圧ＶSSの電
位に、すなわち、倫理値“０”になる。図２に図示する
ように、イネーブル信号Ｅが倫理値“１”であるタイミ
ングＴc に加算データ信号バーＳ1 ・桁上げ信号Ｃ2 を
サンプルする。ＦＥＴＮ13はイネーブル動作を制御する
スイッチとして動作している。なお、区間ｂ・ｄ・ｅ・
ｆ・ｇ…でもタイミングＴc に対応するＴb ・Ｔd ・Ｔ
e ・Ｔf ・Ｔg …に加算データ信号バーＳ1 ・桁上げ信
号Ｃ2 をサンプルする。
【００２７】入力データ信号Ｂ1 とＡ1 を入替えても動
作は変らないから、桁上げ信号Ｃ1・入力データ信号Ｂ
1 ・Ａ1 が倫理値“０”・“１”・“０”である場合
も、加算データ信号バーＳ1 ・桁上げ信号Ｃ2 は共に倫
理値“０”になる。
作は変らないから、桁上げ信号Ｃ1・入力データ信号Ｂ
1 ・Ａ1 が倫理値“０”・“１”・“０”である場合
も、加算データ信号バーＳ1 ・桁上げ信号Ｃ2 は共に倫
理値“０”になる。
【００２８】区間ｄは、桁上げ信号Ｃ1 ・入力データ信
号Ｂ1 ・Ａ1 が倫理値“０”・“１”・“１”である場
合の演算区間である。ＦＥＴＰ1 はオフであり、ＦＥＴ
Ｎ4・Ｎ5 が共にオンになるから、ＦＥＴＰ3 ・Ｎ12の
ゲートが電源電圧ＶSSになり、ＦＥＴＰ3 ・Ｎ12はオン
・オフとなる。ＦＥＴＰ2 ・Ｎ14がオフであり、ＦＥＴ
Ｎ11がオフになるから、桁上げ信号Ｃ2 は電源電圧ＶDD
の電位に、すなわち、倫理値“１”になり、一方、ＦＥ
ＴＮ13のドレインは区間ａでプリチャージされたままで
あり、加算データ信号バーＳ1 は倫理値“１”のままで
ある。
号Ｂ1 ・Ａ1 が倫理値“０”・“１”・“１”である場
合の演算区間である。ＦＥＴＰ1 はオフであり、ＦＥＴ
Ｎ4・Ｎ5 が共にオンになるから、ＦＥＴＰ3 ・Ｎ12の
ゲートが電源電圧ＶSSになり、ＦＥＴＰ3 ・Ｎ12はオン
・オフとなる。ＦＥＴＰ2 ・Ｎ14がオフであり、ＦＥＴ
Ｎ11がオフになるから、桁上げ信号Ｃ2 は電源電圧ＶDD
の電位に、すなわち、倫理値“１”になり、一方、ＦＥ
ＴＮ13のドレインは区間ａでプリチャージされたままで
あり、加算データ信号バーＳ1 は倫理値“１”のままで
ある。
【００２９】区間ｅは、桁上げ信号Ｃ1 ・入力データ信
号Ｂ1 ・Ａ1 が倫理値“１”・“０”・“０”である場
合の演算区間である。ＦＥＴＰ1 ・Ｎ14はオフであり、
ＦＥＴＮ1 ・Ｎ2 ・Ｎ15がオフになり、ＦＥＴＰ3 ・Ｎ
12は区間ａでオフ・オンになったままであるから、桁上
げ信号Ｃ2 は倫理値“０”のままである。一方、ＦＥＴ
Ｐ2 がオフであり、ＦＥＴＮ6 ・Ｎ10がオン・オフにな
るから、ＦＥＴＮ13がオンである間、加算データ信号バ
ーＳ1 は倫理値“０”になる。
号Ｂ1 ・Ａ1 が倫理値“１”・“０”・“０”である場
合の演算区間である。ＦＥＴＰ1 ・Ｎ14はオフであり、
ＦＥＴＮ1 ・Ｎ2 ・Ｎ15がオフになり、ＦＥＴＰ3 ・Ｎ
12は区間ａでオフ・オンになったままであるから、桁上
げ信号Ｃ2 は倫理値“０”のままである。一方、ＦＥＴ
Ｐ2 がオフであり、ＦＥＴＮ6 ・Ｎ10がオン・オフにな
るから、ＦＥＴＮ13がオンである間、加算データ信号バ
ーＳ1 は倫理値“０”になる。
【００３０】区間ｆは、桁上げ信号Ｃ1 ・入力データ信
号Ｂ1 ・Ａ1 が倫理値“１”・“０”・“１”である場
合の演算区間である。ＦＥＴＰ1 ・Ｎ14はオフであり、
ＦＥＴＮ2 ・Ｎ3 が共にオンになるから、ＦＥＴＰ3 ・
Ｎ12はオン・オフとなり、桁上げ信号Ｃ2 は倫理値
“１”になる。一方、ＦＥＴＰ2 がオフであり、ＦＥＴ
Ｎ10がオフになるから、加算データ信号バーＳ1 は倫理
値“１”のままである。
号Ｂ1 ・Ａ1 が倫理値“１”・“０”・“１”である場
合の演算区間である。ＦＥＴＰ1 ・Ｎ14はオフであり、
ＦＥＴＮ2 ・Ｎ3 が共にオンになるから、ＦＥＴＰ3 ・
Ｎ12はオン・オフとなり、桁上げ信号Ｃ2 は倫理値
“１”になる。一方、ＦＥＴＰ2 がオフであり、ＦＥＴ
Ｎ10がオフになるから、加算データ信号バーＳ1 は倫理
値“１”のままである。
【００３１】入力データ信号Ｂ1 とＡ1 とを入替えても
動作は変らないから、桁上げ信号Ｃ1 ・入力データ信号
Ｂ1 ・Ａ1 倫理値“１”・“１”・“０”である場合
も、加算データ信号バーＳ1 ・桁上げ信号Ｃ2 は共に倫
理値“１”になる。
動作は変らないから、桁上げ信号Ｃ1 ・入力データ信号
Ｂ1 ・Ａ1 倫理値“１”・“１”・“０”である場合
も、加算データ信号バーＳ1 ・桁上げ信号Ｃ2 は共に倫
理値“１”になる。
【００３２】区間ｇは、桁上げ信号Ｃ1 ・入力データ信
号Ｂ1 ・Ａ1 が共に倫理値“１”である場合の演算区間
である。ＦＥＴＰ1 ・Ｎ14はオフであり、ＦＥＴＮ1 ・
Ｎ13が共にオンになるから、ＦＥＴＰ3 ・Ｎ12はオン・
オフとなり、桁上げ信号Ｃ2は“１”になる。一方、Ｆ
ＥＴＰ2 がオフであり、ＦＥＴＮ9 ・Ｎ10・Ｎ11が共に
オンになるから、加算データ信号バーＳ1 は倫理値
“０”になる。
号Ｂ1 ・Ａ1 が共に倫理値“１”である場合の演算区間
である。ＦＥＴＰ1 ・Ｎ14はオフであり、ＦＥＴＮ1 ・
Ｎ13が共にオンになるから、ＦＥＴＰ3 ・Ｎ12はオン・
オフとなり、桁上げ信号Ｃ2は“１”になる。一方、Ｆ
ＥＴＰ2 がオフであり、ＦＥＴＮ9 ・Ｎ10・Ｎ11が共に
オンになるから、加算データ信号バーＳ1 は倫理値
“０”になる。
【００３３】以上説明したように、１ビット全加算器１
は確かに１ビット全加算器としての入出力関係を満足す
るように動作する。１ビット全加算器１は、１７個のＦ
ＥＴから構成されている。図１に示す実施例と同様にし
て１６ビットの全加算回路を構成すれば、必要なＦＥＴ
数は２７２個である。
は確かに１ビット全加算器としての入出力関係を満足す
るように動作する。１ビット全加算器１は、１７個のＦ
ＥＴから構成されている。図１に示す実施例と同様にし
て１６ビットの全加算回路を構成すれば、必要なＦＥＴ
数は２７２個である。
【００３４】なお、図１に示す実施例において、ＦＥＴ
Ｐ1 ・Ｐ2 ・Ｎ13・Ｎ14のかわりに、他のスイッチ素子
を用いることもできる。また、入力データ信号Ｂ1 ・Ａ
1 とＦＥＴＮ1 ・Ｎ2 との接続、あるいはＦＥＴＮ5 ・
Ｎ4 との接続を、図１に図示する接続と逆にしても動作
は変らない。さらに、桁上げ信号Ｃ1 ・入力データ信号
Ｂ1 ・Ａ1 とＦＥＴＮ6 ・Ｎ7 ・Ｎ8 との接続、あるい
はＦＥＴＮ11・Ｎ10・Ｎ9 との接続を、図１に図示する
接続と互いに入替えても動作は変らない。
Ｐ1 ・Ｐ2 ・Ｎ13・Ｎ14のかわりに、他のスイッチ素子
を用いることもできる。また、入力データ信号Ｂ1 ・Ａ
1 とＦＥＴＮ1 ・Ｎ2 との接続、あるいはＦＥＴＮ5 ・
Ｎ4 との接続を、図１に図示する接続と逆にしても動作
は変らない。さらに、桁上げ信号Ｃ1 ・入力データ信号
Ｂ1 ・Ａ1 とＦＥＴＮ6 ・Ｎ7 ・Ｎ8 との接続、あるい
はＦＥＴＮ11・Ｎ10・Ｎ9 との接続を、図１に図示する
接続と互いに入替えても動作は変らない。
【００３５】図５は本発明の他の実施例を示す回路図で
ある。この実施例は、２ビットの全加算回路であり、下
位ビット用の１ビット全加算器５と、上位ビット用の１
ビット全加算器６とを具備して構成されている。１ビッ
ト全加算器５・６は、図１に示す実施例における１ビッ
ト全加算器１・２に対応している。１ビット全加算器１
におけるＦＥＴＮ12・Ｎ13のかわりに、１ビット全加算
器５においてはＦＥＴＮ12・Ｎ13・Ｎ15を備えて構成さ
れている。
ある。この実施例は、２ビットの全加算回路であり、下
位ビット用の１ビット全加算器５と、上位ビット用の１
ビット全加算器６とを具備して構成されている。１ビッ
ト全加算器５・６は、図１に示す実施例における１ビッ
ト全加算器１・２に対応している。１ビット全加算器１
におけるＦＥＴＮ12・Ｎ13のかわりに、１ビット全加算
器５においてはＦＥＴＮ12・Ｎ13・Ｎ15を備えて構成さ
れている。
【００３６】ＦＥＴＮ12の、ソースはＦＥＴＮ6 ・Ｎ7
・Ｎ8 のドレインに、ドレインＦＥＴＰ2 ・Ｎ11の各ド
レインと加算データ信号バーＳ1 の端子に、ゲートはＦ
ＥＴＮ13のソースドレインのうちの一端とＦＥＴＮ15の
ドレインに、それぞれ接続されている。ＦＥＴＮ13の、
ソースドレインのうちの残る一端はＦＥＴＰ1 のドレイ
ンに、ゲートはイネーブル信号Ｅの端子に、それぞれ接
続されている。ＦＥＴＮ15の、ソースは電源電圧ＶSSの
端子に、ゲートはプリチャージ信号ｐの端子に、それぞ
れ接続されている。なお、残りのＦＥＴＮ1 〜Ｎ11、Ｎ
14、Ｐ1 〜Ｐ3の接続は、ＦＥＴＮ112 ・Ｎ113 ・Ｎ
115 との接続を除いては、１ビット全加算器１における
接続と同一である。
・Ｎ8 のドレインに、ドレインＦＥＴＰ2 ・Ｎ11の各ド
レインと加算データ信号バーＳ1 の端子に、ゲートはＦ
ＥＴＮ13のソースドレインのうちの一端とＦＥＴＮ15の
ドレインに、それぞれ接続されている。ＦＥＴＮ13の、
ソースドレインのうちの残る一端はＦＥＴＰ1 のドレイ
ンに、ゲートはイネーブル信号Ｅの端子に、それぞれ接
続されている。ＦＥＴＮ15の、ソースは電源電圧ＶSSの
端子に、ゲートはプリチャージ信号ｐの端子に、それぞ
れ接続されている。なお、残りのＦＥＴＮ1 〜Ｎ11、Ｎ
14、Ｐ1 〜Ｐ3の接続は、ＦＥＴＮ112 ・Ｎ113 ・Ｎ
115 との接続を除いては、１ビット全加算器１における
接続と同一である。
【００３７】１ビット全加算器５の動作を示すタイムチ
ャートは図２と同一である。ＦＥＴＮ115 は、区間ａに
おいて、ＦＥＴＮ112 のゲートを電源電圧ＶSSにプリチ
ャージし、ＦＥＴＮ112 をオフさせて演算サイクルの初
期状態にセットするプリチャージ動作を制御するスイッ
チとして動作している。
ャートは図２と同一である。ＦＥＴＮ115 は、区間ａに
おいて、ＦＥＴＮ112 のゲートを電源電圧ＶSSにプリチ
ャージし、ＦＥＴＮ112 をオフさせて演算サイクルの初
期状態にセットするプリチャージ動作を制御するスイッ
チとして動作している。
【００３８】ＦＥＴＮ113 は、区間ｃとｅにおける演算
区間、すなわち、桁上げ信号Ｃ1 ・入力データ信号Ｂ1
・Ａ1 のうち、いずれか一方が倫理値“１”で、残る二
つが倫理値“０”の場合において、ＦＥＴＮ6 ・Ｎ7 ・
Ｎ8 のいずれか一つがオンになることと、ＦＥＴＰ1 の
ドレイン電位、つまり、電源電圧ＶDDの電位をＦＥＴＮ
112 のゲートに伝えることによって、加算データ信号バ
ーＳ1 を倫理値“０”とするイネーブル動作を制御する
スイッチとして動作している。
区間、すなわち、桁上げ信号Ｃ1 ・入力データ信号Ｂ1
・Ａ1 のうち、いずれか一方が倫理値“１”で、残る二
つが倫理値“０”の場合において、ＦＥＴＮ6 ・Ｎ7 ・
Ｎ8 のいずれか一つがオンになることと、ＦＥＴＰ1 の
ドレイン電位、つまり、電源電圧ＶDDの電位をＦＥＴＮ
112 のゲートに伝えることによって、加算データ信号バ
ーＳ1 を倫理値“０”とするイネーブル動作を制御する
スイッチとして動作している。
【００３９】
【発明の効果】以上説明したように本発明の全加算回路
は、１ビット当たりの必要ＦＥＴ数が少く配線も簡単に
なり、しかもダイナミック動作であるため信号レベルの
変化時の電源間貫通電流がないので経済的であり、ＩＣ
化に適しており、演算速度が速く、しかも消費電力が小
さいという効果がある。
は、１ビット当たりの必要ＦＥＴ数が少く配線も簡単に
なり、しかもダイナミック動作であるため信号レベルの
変化時の電源間貫通電流がないので経済的であり、ＩＣ
化に適しており、演算速度が速く、しかも消費電力が小
さいという効果がある。
【００４０】これらの効果は、ビット数が多くなるにつ
れて、より顕著になる。
れて、より顕著になる。
【図１】本発明の一実施例を示す回路図。
【図２】図１における１ビット全加算器１の動作を説明
するためのタイムチャート。
するためのタイムチャート。
【図３】従来の一例を示すブロック図。
【図４】１ビット全加算器一般の入出力関係を示す真理
値表。
値表。
【図５】本発明の別の一実施例を示す回路図。
１・２・３・４・５・６ １ビット全加算器 Ｐ1 〜Ｐ3 ・Ｎ1 〜Ｎ14・Ｎ112 ・Ｎ113 ・Ｎ115
ＦＥＴ ３１・３４・３５・３８ ＮＯＲゲート ３２・３６・３９ ＮＡＮＤゲート ３３・３７ ＮＯＴゲート Ｃ1 ・Ｃ2 ・Ｃ3 桁上げ信号 Ａ1 ・Ａ2 ・Ｂ1 ・Ｂ2 入力データ信号 Ｓ1 ・Ｓ2 ・バーＳ1 ・バーＳ2 加算データ信号 ｐ・バーｐ プリチャージ信号 Ｅ イネーブル信号 ＶDD・ＶSS 電源電圧 ａ〜ｇ 区間 Ｔb 〜Ｔg タイミング
ＦＥＴ ３１・３４・３５・３８ ＮＯＲゲート ３２・３６・３９ ＮＡＮＤゲート ３３・３７ ＮＯＴゲート Ｃ1 ・Ｃ2 ・Ｃ3 桁上げ信号 Ａ1 ・Ａ2 ・Ｂ1 ・Ｂ2 入力データ信号 Ｓ1 ・Ｓ2 ・バーＳ1 ・バーＳ2 加算データ信号 ｐ・バーｐ プリチャージ信号 Ｅ イネーブル信号 ＶDD・ＶSS 電源電圧 ａ〜ｇ 区間 Ｔb 〜Ｔg タイミング
Claims (8)
- 【請求項１】 周期的に、かつ、互いに同時にオン・オ
フする第一・第二のスイッチ手段と、桁上げ演算結果の
信号を出力する桁上げ信号生成部と、加算結果の信号を
出力する加算信号生成部とを備え、 前記桁上げ信号生成部の、第一の入力端を電源の第一の
端子に、第二の入力端を第一の入力データ信号端子に、
第三の入力端を第二の入力データ信号端子に、第四の入
力端を入力桁上げ信号端子に、出力端を出力桁上げ信号
端子と前記第一のスイッチ手段を介して前記電源の第二
の端子に、それぞれ接続し、 前記加算信号生成部の、第一の入力端を前記電源の前記
第一の端子に、第二の入力端子を前記第一の入力データ
信号端子に、第三の入力端を前記第二の入力データ信号
端子に、第四の入力端を前記入力桁上げ信号端子に、第
五の入力端を前記桁上げ信号生成部の前記出力端に、出
力端を加算データ信号端子と前記第二のスイッチ手段を
介して前記電源の前記第二の端子に、それぞれ接続する
１ビット全加算器を具備することを特徴とする全加算回
路。 - 【請求項２】 前記桁上げ信号生成部が、第一の導電形
である電界効果形の第一・第二・第三・第四・第五のト
ランジスタを備え、前記第一・第二のトランジスタの、
ソースを共に前記第一の入力端に、ドレインを共に前記
第三のトランジスタのソースに、ゲートの一方および他
方を前記第二および第三の入力端に、それぞれ接続し、
前記第四のトランジスタの、ソースを前記第一の入力端
に、ドレインを前記第五のトランジスタのソースに、そ
れぞれ接続し、前記第三・第五のトランジスタのドレイ
ンを共に出力端に接続し、前記第四・第五のトランジス
タのゲートの一方および他方を前記第二および第三の入
力端に接続し、前記第三のトランジスタのゲートを前記
第四の入力端に接続することを特徴とする特許請求の範
囲、請求項１記載の全加算回路。 - 【請求項３】 前記加算信号生成部が、加算結果の信号
出力を制御する出力制御部と、前記第一の導電形である
電界効果形の第六・第七・第八・第九・第十・第十一の
トランジスタとを備え、 前記第六・第七・第八のトランジスタの、ソースを共に
前記第一の入力端に、ゲートの一方・もう一方および他
方を前記第二・第三および第四の入力端に、それぞれ接
続し、前記第九のトランジスタの、ソースを前記第一の
入力端に、ドレインを前記第十のトランジスタのソース
に、それぞれ接続し、前記第十一のトランジスタの、ソ
ースを前記第十のトランジスタのドレインに、ドレイン
を前記出力端に、それぞれ接続し、 前記第九・第十・第十一のトランジスタのゲートの一方
・もう一方および他方を前記第二・第三および第四の入
力端に接続し、 前記出力制御部の、第一の入力を前記第六・第七・第八
のトランジスタのドレインに共通に、第二の入力を第五
の入力端に、出力を出力端に、またはさらに、第三の入
力を第一の入力端に、それぞれ接続することを特徴とす
る特許請求の範囲、請求項１記載の全加算回路。 - 【請求項４】 桁上げ信号生成部が、第一の導電形であ
る電界効果形の第一・第二・第三・第四・第五のトラン
ジスタを備え、前記第一・第二のトランジスタの、ソー
スを共に前記第一の入力端に、ドレインを共に前記第三
のトランジスタのソースに、ゲートの一方および他方を
前記第二および第三の入力端に、それぞれ接続し、前記
第四のトランジスタの、ソースを前記第一の入力端に、
ドレインを前記第五のトランジスタのソースに、それぞ
れ接続し、前記第三・第五のトランジスタのドレインを
共に出力端に接続し、前記第四・第五のトランジスタの
ゲートの一方および他方を前記第二および第三の入力端
に接続し、前記第三のトランジスタのゲートを前記第四
の入力端に接続し、さらに、 前記加算信号生成部が、加算結果の信号出力を判断する
出力制御部と、前記第一の導電形である電界効果形の第
六・第七・第八・第九・第十・第十一のトランジスタと
を備え、 前記第六・第七・第八のトランジスタの、ソースを共に
前記第一の入力端に、ゲートの一方・もう一方および他
方を前記第二・第三および第四の入力端に、それぞれ接
続し、前記第九のトランジスタの、ソースを前記第一の
入力端に、ドレインを前記第十のトランジスタのソース
に、それぞれ接続し、前記第十一のトランジスタの、ソ
ースを前記第十のトランジスタのドレインに、ドレイン
を前記出力端に、それぞれ接続し、前記第九・第十・第
十一のトランジスタのゲートの一方・もう一方および他
方を前記第二・第三および第四の入力端に接続し、 前記出力制御部の、第一の入力を前記第六・第七・第八
のトランジスタのドレインに共通に、第二の入力を第五
の入力端に、出力を出力端に、またはさらに、第三の入
力を第一の入力端に、それぞれ接続することを特徴とす
る特許請求の範囲、請求項１記載の全加算回路。 - 【請求項５】 前記出力制御部が、前記第一のスイッチ
手段のオフである期間中でオフからオンになり、その
後、前記第一のスイッチ手段のオフからオンになるより
以前にオンからオフになる第三のスイッチ手段と、前記
第一の導電形である電界効果形の第十二のトランジスタ
とを備え、該第十へのトランジスタの、ソースを前記第
一の入力に、ドレインを前記第三のスイッチ手段を介し
て前記出力に、ゲートを前記第二の入力に、それぞれ接
続することを特徴とする特許請求の範囲、請求項３記載
の全加算回路。 - 【請求項６】 前記出力制御部が、前記第一のスイッチ
手段のオフである期間中でオフからオンになり、その
後、前記第一のスイッチ手段のオフからオンになるより
以前にオンからオフになる第三のスイッチ手段と、前記
第一のスイッチ手段と同時にオン・オフする第四のスイ
ッチ手段と、前記第一の導電形である電界効果形の第十
二のトランジスタとを備え、 該第十二のトランジスタの、ソースを前記第一の入力
に、ドレインを前記出力に、ゲートを前記第三のスイッ
チ手段を介して前記第二の入力と前記第四のスイッチ手
段を介して前記第三の入力に、それぞれ接続することを
特徴とする特許請求の範囲、請求項３記載の全加算回
路。 - 【請求項７】 前記出力制御部が、前記第一のスイッチ
手段のオフである期間中でオフからオンになり、その
後、前記第一のスイッチ手段のオフからオンになるより
以前にオンからオフになる第三のスイッチ手段と、前記
第一の導電形である電界効果形の第十二のトランジスタ
とを備え、 該第十二のトランジスタの、ソースを前記第一の入力
に、ドレインを前記第三のスイッチ手段を介して前記出
力に、ゲートを前記第二の入力に、それぞれ接続するこ
とを特徴とする特許請求の範囲、請求項４記載の全加算
回路。 - 【請求項８】 前記出力制御部が、前記第一のスイッチ
手段のオフである期間中でオフからオンになり、その
後、前記第一のスイッチ手段のオフからオンになるより
以前にオンからオフになる第三のスイッチ手段と、前記
第一のスイッチ手段と同時にオン・オフする第四のスイ
ッチ手段と、前記第一の導電形である電界効果形の第十
二のトランジスタとを備え、 該第十二のトランジスタの、ソースを前記第一の入力
に、ドレインを前記出力に、ゲートを前記第三のスイッ
チ手段を介して前記第二の入力と前記第四のスイッチ手
段を介して前記第三の入力に、それぞれ接続することを
特徴とする特許請求の範囲、請求項４記載の全加算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17436092A JPH0619682A (ja) | 1992-07-01 | 1992-07-01 | 全加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17436092A JPH0619682A (ja) | 1992-07-01 | 1992-07-01 | 全加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0619682A true JPH0619682A (ja) | 1994-01-28 |
Family
ID=15977267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17436092A Withdrawn JPH0619682A (ja) | 1992-07-01 | 1992-07-01 | 全加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619682A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111654280A (zh) * | 2020-05-08 | 2020-09-11 | 宁波大学 | 一种基于三输入tfet器件的一位全加器 |
| JP2023063672A (ja) * | 2021-10-25 | 2023-05-10 | 新實 慧太郎 | 全加算器風値返戻器 |
-
1992
- 1992-07-01 JP JP17436092A patent/JPH0619682A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111654280A (zh) * | 2020-05-08 | 2020-09-11 | 宁波大学 | 一种基于三输入tfet器件的一位全加器 |
| CN111654280B (zh) * | 2020-05-08 | 2023-09-22 | 深圳市元视芯智能科技有限公司 | 一种基于三输入tfet器件的一位全加器 |
| JP2023063672A (ja) * | 2021-10-25 | 2023-05-10 | 新實 慧太郎 | 全加算器風値返戻器 |
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|---|---|---|---|
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