JPH04195334A - 固定小数点型デジタル信号処理装置 - Google Patents
固定小数点型デジタル信号処理装置Info
- Publication number
- JPH04195334A JPH04195334A JP2328674A JP32867490A JPH04195334A JP H04195334 A JPH04195334 A JP H04195334A JP 2328674 A JP2328674 A JP 2328674A JP 32867490 A JP32867490 A JP 32867490A JP H04195334 A JPH04195334 A JP H04195334A
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- JP
- Japan
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- data
- shift number
- memory
- signal processing
- processing device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、デジタル音声処理、デジタルフィルタ、デジ
タル画像処理等に利用する固定小数点演算型デジタル信
号処理装置に関し、詳細には、データメモリの最大精度
でブロックデータをデータメモリに格納し、データメモ
リにおけるデータビット長を長くする場合におけるメモ
リ容量の増加を伴うことなくブロックデータの精度の劣
化を低減することができる固定小数点演算型デジタル信
号処理装置に関する。
タル画像処理等に利用する固定小数点演算型デジタル信
号処理装置に関し、詳細には、データメモリの最大精度
でブロックデータをデータメモリに格納し、データメモ
リにおけるデータビット長を長くする場合におけるメモ
リ容量の増加を伴うことなくブロックデータの精度の劣
化を低減することができる固定小数点演算型デジタル信
号処理装置に関する。
従来の技術
第２図は、従来の固定小数点型デジタル信号処理装置の
構成を示している。
構成を示している。
第２図において、ｌはデータメモリ、２はデータバス、
３は乗算器、４は演算ユニット（ＡＬＵ）、５はレジス
タである。
３は乗算器、４は演算ユニット（ＡＬＵ）、５はレジス
タである。
次に上記従来例の動作について説明する。
第２図において、データメモリ１またはレジスタ５内の
データがデータバス２を通じて、乗算器３あるいは演算
ユニット（ＡＬＵ）４に入力される。乗算器３および演
算ユニット４は乗算および、その他の所望の演算を行な
い、演算結果がレジスタ５を通じてデータメモリｌに格
納される。 このように上記従来の固定小数点型デジタ
ル信号処理装置でも、一連の動作が予め定めた手順に従
って繰り返し行われることで、所定のデータ処理を行う
ことができる。
データがデータバス２を通じて、乗算器３あるいは演算
ユニット（ＡＬＵ）４に入力される。乗算器３および演
算ユニット４は乗算および、その他の所望の演算を行な
い、演算結果がレジスタ５を通じてデータメモリｌに格
納される。 このように上記従来の固定小数点型デジタ
ル信号処理装置でも、一連の動作が予め定めた手順に従
って繰り返し行われることで、所定のデータ処理を行う
ことができる。
発明が解決しようとする課題
しかしながら、上記従来の固定小数点演算型のデジタル
信号処理装置では、演算精度、すなわち、乗算器３や演
算ユニット４の出力データのビット長に比べて、データ
メモリｌのデータビット長であるデータ精度が低い（ビ
ット長が短い）処理を行う構成の装置が用いられること
がある。この場合、同一種類の複数個のデータ（以下、
ブロックデータという）の演算時に、演算結果データを
データメモリｌに格納するデータ精度か劣化してしまう
という問題があった。
信号処理装置では、演算精度、すなわち、乗算器３や演
算ユニット４の出力データのビット長に比べて、データ
メモリｌのデータビット長であるデータ精度が低い（ビ
ット長が短い）処理を行う構成の装置が用いられること
がある。この場合、同一種類の複数個のデータ（以下、
ブロックデータという）の演算時に、演算結果データを
データメモリｌに格納するデータ精度か劣化してしまう
という問題があった。
本発明は、このような従来の問題を解決するものであり
、データメモリにおけるデータビット長を長くする場合
におけるメモリ容量の増加を伴うことなくブロックデー
タの精度の劣化を抑制することができる優れた固定小数
点型デジタル信号処理装置を提供することを目的とする
ものである。
、データメモリにおけるデータビット長を長くする場合
におけるメモリ容量の増加を伴うことなくブロックデー
タの精度の劣化を抑制することができる優れた固定小数
点型デジタル信号処理装置を提供することを目的とする
ものである。
課題を解決するための手段
本発明は上記目的を達成するために、ブロックデータの
演算時に、演算ユニットの出力データである演算結果デ
ータを精度劣化なく複数個蓄えるデータバッファと、そ
の複数個の演算結果データのブロック単位の正規化シフ
ト数を検出する正規化シフト数検出器と、データバッフ
ァ内のデータを正規化シフト数検出器で得られたシフト
数で順次左シフトして精度を上げデータメモリに格納す
るデータシフト器とを備えたちのである。
演算時に、演算ユニットの出力データである演算結果デ
ータを精度劣化なく複数個蓄えるデータバッファと、そ
の複数個の演算結果データのブロック単位の正規化シフ
ト数を検出する正規化シフト数検出器と、データバッフ
ァ内のデータを正規化シフト数検出器で得られたシフト
数で順次左シフトして精度を上げデータメモリに格納す
るデータシフト器とを備えたちのである。
作用
したがって、本発明の固定小数点型デジタル信号処理装
置によれば、下記の作用を有する。
置によれば、下記の作用を有する。
すなわち、ブロックデータの演算時に、演算ユニットの
出力データである演算結果データを、精度が劣化するこ
となくデータバッファに一時的に蓄え、同時に正規化シ
フト数検出器によってブロック単位の正規化シフト数を
検出し、そのシフト数でデータバッファに蓄えられてい
る演算結果データを順次データシフト器を通して左シフ
トして精度を上げた後、データメモリに正規化シフト数
と共に格納する。この際、データメモリの最大精度でブ
ロックデータをデータメモリに格納することができ、デ
ータメモリにおけるデータビット長を長くする場合にお
けるメモリ容量の増大を伴うことなくブロックデータの
精度の劣化を低減することができるという作用を有する
。
出力データである演算結果データを、精度が劣化するこ
となくデータバッファに一時的に蓄え、同時に正規化シ
フト数検出器によってブロック単位の正規化シフト数を
検出し、そのシフト数でデータバッファに蓄えられてい
る演算結果データを順次データシフト器を通して左シフ
トして精度を上げた後、データメモリに正規化シフト数
と共に格納する。この際、データメモリの最大精度でブ
ロックデータをデータメモリに格納することができ、デ
ータメモリにおけるデータビット長を長くする場合にお
けるメモリ容量の増大を伴うことなくブロックデータの
精度の劣化を低減することができるという作用を有する
。
実施例
第１図は本発明の一実施例の構成を示すものである。
第１図において、１１はデータメモリであり、１５はレ
ジスタである。１２はデータバスであり、データメモリ
１１とレジスタ１５とに接続されている。１３は乗算器
であり、その入力側かデータバス１２に接続されている
。１４は演算ユニット（ＡＬＵ）であり、乗算器１３の
出力側とデータバス１２とレジスタ１５とに接続されて
いる。１７はデータバッファであり、複数のデータエリ
アＢＵＦ （１）〜ＢＵＦ （Ｎ）に演算ユニット１４
から出力される複数の演算結果データを一時的に蓄える
ものである。１６は正規化シフト数検出器であり、上記
複数の演算結果データのそれぞれについての正規化シフ
ト数番検出してデータシフト器１８およびデータメモリ
１１に供給するものである。このデータシフト器１８は
供給された正規化シフト数に基づき上記演算結果データ
を左シフトして上記データメモリに供給するものである
。
ジスタである。１２はデータバスであり、データメモリ
１１とレジスタ１５とに接続されている。１３は乗算器
であり、その入力側かデータバス１２に接続されている
。１４は演算ユニット（ＡＬＵ）であり、乗算器１３の
出力側とデータバス１２とレジスタ１５とに接続されて
いる。１７はデータバッファであり、複数のデータエリ
アＢＵＦ （１）〜ＢＵＦ （Ｎ）に演算ユニット１４
から出力される複数の演算結果データを一時的に蓄える
ものである。１６は正規化シフト数検出器であり、上記
複数の演算結果データのそれぞれについての正規化シフ
ト数番検出してデータシフト器１８およびデータメモリ
１１に供給するものである。このデータシフト器１８は
供給された正規化シフト数に基づき上記演算結果データ
を左シフトして上記データメモリに供給するものである
。
次に上記実施例の動作について説明する。
第１図において、Ｎ個からなるブロックデータの演算時
に、乗算器１３および演算ユニット１４によるＮ個の演
算結果を演算精度（ビット長）と同一の精度（ビット長
）を有するデータバッファ１７のデータエリアＢＵＦ
（１）〜ＢＦＵ （Ｎ）に精度の劣化なく蓄える。Ｎ個
の演算結果データをデータバッファ１７に蓄え終わると
同時に、正規化シフト数検出器１６により、Ｎ個からな
るブロックデータのブロック単位の正規化シフト数を検
出する。そして正規化シフト数を検出後、データシフト
器１８は、データバッファ１７において蓄えられている
演算結果データをデータエリアＢＵＦ （１）〜ＢＵＦ
（Ｎ）から、順次、読出して正規化シフト数検出器１６
よりの正規化シフト数だけ演算結果データを左シフトし
てデータメモリ１１に格納する。また、同時に正規化シ
フト数も正規化シフト数検出器１６によりデータメモリ
１１に格納される。
に、乗算器１３および演算ユニット１４によるＮ個の演
算結果を演算精度（ビット長）と同一の精度（ビット長
）を有するデータバッファ１７のデータエリアＢＵＦ
（１）〜ＢＦＵ （Ｎ）に精度の劣化なく蓄える。Ｎ個
の演算結果データをデータバッファ１７に蓄え終わると
同時に、正規化シフト数検出器１６により、Ｎ個からな
るブロックデータのブロック単位の正規化シフト数を検
出する。そして正規化シフト数を検出後、データシフト
器１８は、データバッファ１７において蓄えられている
演算結果データをデータエリアＢＵＦ （１）〜ＢＵＦ
（Ｎ）から、順次、読出して正規化シフト数検出器１６
よりの正規化シフト数だけ演算結果データを左シフトし
てデータメモリ１１に格納する。また、同時に正規化シ
フト数も正規化シフト数検出器１６によりデータメモリ
１１に格納される。
このように、上記実施例によればブロックデータの演算
時、演算結果のブロックデータをデータバッファ１７に
精度の劣化なく一時的に蓄え、データシフト器１８を通
じて、正規化シフト数検出器１６で得られたシフト数だ
けデータを左シフトすることにより、データメモリ１１
の有する最高精度でデータを格納することができ、デー
タメモリ１１の精度（データビット長）を高く（長くす
る）する場合におけるメモリ容量の増加を伴うことなく
ブロックデータの精度の劣化を低減することができるも
のとなる。
時、演算結果のブロックデータをデータバッファ１７に
精度の劣化なく一時的に蓄え、データシフト器１８を通
じて、正規化シフト数検出器１６で得られたシフト数だ
けデータを左シフトすることにより、データメモリ１１
の有する最高精度でデータを格納することができ、デー
タメモリ１１の精度（データビット長）を高く（長くす
る）する場合におけるメモリ容量の増加を伴うことなく
ブロックデータの精度の劣化を低減することができるも
のとなる。
発明の効果
本発明は上記実施例より明らかなように、ブロックデー
タの演算時に、演算ユニットの出力データである演算結
果データを、精度が劣化することなく一時的にデータバ
ッファに蓄え、同時に得られるブロック単位の正規化シ
フト数で、データバッファ内のデータを順次左シフトし
てデータメモリに格納するようにしている。このため、
データメモリの有する最大精度でデータを格納すること
かでき、データメモリにおけるデータビット長が長くな
る場合におけるメモリ容量の増加を伴うことなくブロッ
クデータの精度の劣化を低減することかできるという効
果を存する。
タの演算時に、演算ユニットの出力データである演算結
果データを、精度が劣化することなく一時的にデータバ
ッファに蓄え、同時に得られるブロック単位の正規化シ
フト数で、データバッファ内のデータを順次左シフトし
てデータメモリに格納するようにしている。このため、
データメモリの有する最大精度でデータを格納すること
かでき、データメモリにおけるデータビット長が長くな
る場合におけるメモリ容量の増加を伴うことなくブロッ
クデータの精度の劣化を低減することかできるという効
果を存する。
第１図は本発明の固定小数点型デジタル信号処理装置に
おける一実施例の構成を示す概略ブロック図、第２図は
固定小数点型デジタル信号処理装置の構成を示す概略ブ
ロック図である。 １１・・・データメモリ、１２・・・データバス、１３
・・・乗算器、１４・・・演算ユニット（ＡＬＵ）、１
５・・・レジスタ、１６・・・正規化シフト数検出器、
１７・・・データバッファ、１８・・・データシフト器
。 代理人 弁理士 小蝦治 明 ほか２名第１図
おける一実施例の構成を示す概略ブロック図、第２図は
固定小数点型デジタル信号処理装置の構成を示す概略ブ
ロック図である。 １１・・・データメモリ、１２・・・データバス、１３
・・・乗算器、１４・・・演算ユニット（ＡＬＵ）、１
５・・・レジスタ、１６・・・正規化シフト数検出器、
１７・・・データバッファ、１８・・・データシフト器
。 代理人 弁理士 小蝦治 明 ほか２名第１図
Claims (1)
- 【特許請求の範囲】 データを格納するためのデータメモリと、 情報を記憶するレジスタと、 上記データメモリと上記レジスタが接続されるデータバ
スと、 このデータバスに入力側を接続した乗算器と、この乗算
器の出力側と上記データバスとが入力側に接続され、出
力側が上記レジスタに接続される演算ユニットと、 この演算ユニットから出力される複数の演算結果データ
を、一時的に蓄える複数のデータエリアを有するデータ
バッファと、 上記複数の夫々の演算結果データの正規化シフト数を検
出するとともに上記データメモリに供給する正規化シフ
ト数検出器と、 検出された正規化シフト数に基づき上記演算結果データ
を左シフトして上記データメモリに供給するデータシフ
ト器と を備えることを特徴とする固定小数点型デジタル信号処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328674A JP2558952B2 (ja) | 1990-11-27 | 1990-11-27 | 固定小数点型デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328674A JP2558952B2 (ja) | 1990-11-27 | 1990-11-27 | 固定小数点型デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04195334A true JPH04195334A (ja) | 1992-07-15 |
| JP2558952B2 JP2558952B2 (ja) | 1996-11-27 |
Family
ID=18212898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2328674A Expired - Fee Related JP2558952B2 (ja) | 1990-11-27 | 1990-11-27 | 固定小数点型デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558952B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012157132A1 (ja) * | 2011-05-16 | 2012-11-22 | 日本電気株式会社 | 演算処理装置及び演算処理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5164845A (ja) * | 1974-12-03 | 1976-06-04 | Fujitsu Ltd | |
| JPH0216632A (ja) * | 1988-07-05 | 1990-01-19 | Fujitsu Ltd | 固定小数点数−浮動小数点数変換回路 |
-
1990
- 1990-11-27 JP JP2328674A patent/JP2558952B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5164845A (ja) * | 1974-12-03 | 1976-06-04 | Fujitsu Ltd | |
| JPH0216632A (ja) * | 1988-07-05 | 1990-01-19 | Fujitsu Ltd | 固定小数点数−浮動小数点数変換回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012157132A1 (ja) * | 2011-05-16 | 2012-11-22 | 日本電気株式会社 | 演算処理装置及び演算処理方法 |
| JP5811175B2 (ja) * | 2011-05-16 | 2015-11-11 | 日本電気株式会社 | 演算処理装置及び演算処理方法 |
| US9519457B2 (en) | 2011-05-16 | 2016-12-13 | Nec Corporation | Arithmetic processing apparatus and an arithmetic processing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558952B2 (ja) | 1996-11-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |