JPH04195886A - デュアルポート半導体記憶装置 - Google Patents
デュアルポート半導体記憶装置Info
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- JPH04195886A JPH04195886A JP2327736A JP32773690A JPH04195886A JP H04195886 A JPH04195886 A JP H04195886A JP 2327736 A JP2327736 A JP 2327736A JP 32773690 A JP32773690 A JP 32773690A JP H04195886 A JPH04195886 A JP H04195886A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000009977 dual effect Effects 0.000 title description 7
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はランダムアクセスポート及びシリアルアクセス
ポート及びセンスアンプと１対１で設【プられかつシリ
アルアクセスポートの出力内容を保持するデータレジス
タを有するデュアルポート半導体記憶装置に関する。
ポート及びセンスアンプと１対１で設【プられかつシリ
アルアクセスポートの出力内容を保持するデータレジス
タを有するデュアルポート半導体記憶装置に関する。
近年、１トランジスタ形ダイナミック半導体記憶装置に
おいては、そのビット単価の低下により応用範囲が広ま
ってきた。その応用範囲の一つとして画像処理があり、
その画像処理は非常に高速のデータを必要とするため通
常の入出力端子の他に専用の画像用の出力端子を持った
デュアルポート半導体記憶装置！（以降、デュアルポー
トメモリと記す）が考案された。
おいては、そのビット単価の低下により応用範囲が広ま
ってきた。その応用範囲の一つとして画像処理があり、
その画像処理は非常に高速のデータを必要とするため通
常の入出力端子の他に専用の画像用の出力端子を持った
デュアルポート半導体記憶装置！（以降、デュアルポー
トメモリと記す）が考案された。
第２図はこの種のデュアルポートメモリの従来例を示す
構成図である。第２図では説明を簡単にするために、ワ
ード線は２本デイジット線は４組だけとしている。又、
デイジット線のプリヂャージ回路は省略しである。
構成図である。第２図では説明を簡単にするために、ワ
ード線は２本デイジット線は４組だけとしている。又、
デイジット線のプリヂャージ回路は省略しである。
１はランダムアクセスポートであり、３Ａとンダムアク
セスポート入出力バス線、８．９゜１０を及び１１はカ
ラムデコーダ出力信号、Ｓｌ。
セスポート入出力バス線、８．９゜１０を及び１１はカ
ラムデコーダ出力信号、Ｓｌ。
８２．３３及びＧ４はセンスアンプ、Ｑ１０７Ｑ１０８
．Ｃ２０７，Ｃ２０８，Ｃ３０７，Ｃ３０８、Ｃ４０７
及びＣ４０８はＮチャネルＭｏＳトランジスタで形成さ
れるカラム選択スイッチ、Ｑ１０５とＣ１１，Ｑ１０６
とＣ１３，Ｑ１０７とＣ１２、Ｑ１０８とＣ１４，Ｃ２
０５とＣ２１゜Ｃ２０６とＣ２３，Ｃ２０７とＣ２２，
Ｃ２０８とＣ２４，Ｃ３０５とＣ３１，Ｃ３０６とＣ３
３゜Ｃ３０７とＣ３２，Ｃ３０８とＣ３４，Ｃ４０５と
０４１．Ｃ４０６とＣ４３，Ｃ４０７とＣ４２及びＣ４
０８とＣ４４はそれぞれＮチャネルＭＯＳトランジスタ
とキャパシタでメモリを形成している。
．Ｃ２０７，Ｃ２０８，Ｃ３０７，Ｃ３０８、Ｃ４０７
及びＣ４０８はＮチャネルＭｏＳトランジスタで形成さ
れるカラム選択スイッチ、Ｑ１０５とＣ１１，Ｑ１０６
とＣ１３，Ｑ１０７とＣ１２、Ｑ１０８とＣ１４，Ｃ２
０５とＣ２１゜Ｃ２０６とＣ２３，Ｃ２０７とＣ２２，
Ｃ２０８とＣ２４，Ｃ３０５とＣ３１，Ｃ３０６とＣ３
３゜Ｃ３０７とＣ３２，Ｃ３０８とＣ３４，Ｃ４０５と
０４１．Ｃ４０６とＣ４３，Ｃ４０７とＣ４２及びＣ４
０８とＣ４４はそれぞれＮチャネルＭＯＳトランジスタ
とキャパシタでメモリを形成している。
２０はシリアルアクセスポートであり、６はデータ転送
制御信号、７はシリアルアクセスポート出力バス線、Ｆ
ｌ、Ｆ２．Ｆ３．及びＦ４はシフトレジスタ、Ｇ１．Ｇ
２．Ｇ３．及びＧ４はシリアルアクセスポートの出力内
容を保持するデータレジスタ、Ｈｌ、Ｈ２、Ｈ３及びＨ
４は該データレジスタの出力信号、ＥｌとＥｌ、Ｆ２と
Ｆ２゜Ｆ３とＦ３．及びＦ４とＦ４は該データレジスタ
の入力信号、Ｑ１０１とＱ１０２．Ｃ２０１とＣ２０２
，Ｃ３０１とＣ３０２，及びＣ４０１とＣ４０２はシフ
トレジスタにより選択されたデータレジスタの内容をシ
リアルアクセスポート出力バス線に伝達するためのＮチ
ャネルＭＯＳトランジスタである。
制御信号、７はシリアルアクセスポート出力バス線、Ｆ
ｌ、Ｆ２．Ｆ３．及びＦ４はシフトレジスタ、Ｇ１．Ｇ
２．Ｇ３．及びＧ４はシリアルアクセスポートの出力内
容を保持するデータレジスタ、Ｈｌ、Ｈ２、Ｈ３及びＨ
４は該データレジスタの出力信号、ＥｌとＥｌ、Ｆ２と
Ｆ２゜Ｆ３とＦ３．及びＦ４とＦ４は該データレジスタ
の入力信号、Ｑ１０１とＱ１０２．Ｃ２０１とＣ２０２
，Ｃ３０１とＣ３０２，及びＣ４０１とＣ４０２はシフ
トレジスタにより選択されたデータレジスタの内容をシ
リアルアクセスポート出力バス線に伝達するためのＮチ
ャネルＭＯＳトランジスタである。
次に第２図の従来例の動作について説明する。
ランダムアクセスポート１のメモリセルからの読出し動
作を説明する。説明を簡単【こするためセンスアンプＳ
１についてのみ説明し、またＱＩＯ５とＣ１１で形成さ
れるメモリセルには高電位が保持されているとする。又
デイジット線対Ｄ１とＤｌ、′は共におおむね電源電位
の１７２の電位にブリヂャージされているとする。
作を説明する。説明を簡単【こするためセンスアンプＳ
１についてのみ説明し、またＱＩＯ５とＣ１１で形成さ
れるメモリセルには高電位が保持されているとする。又
デイジット線対Ｄ１とＤｌ、′は共におおむね電源電位
の１７２の電位にブリヂャージされているとする。
始めにワード線’３Ａを高電位にすることによって、デ
イジット線Ｄ１がトランジスタＱ１０５を介してコンデ
ンサＣ１＋と導通し、コンデンサＣ１１に保持されてい
る電位により、わずかに電位が上昇する。次にデイジッ
ト線対Ｄ１とＤｌの微少な差電位をセンスアンプＳ１が
増加し、デイジット線Ｄ１を電Ｎ電位にデイジットｌ！
Ｄ１をＧＮＤ電位にする。次にカラムデコータ出力信号
８が選択されて高零位にると、カラム選択スイッチＱＩ
Ｏ９と０１１０がＯＮ状態となりデイジット線対Ｄ１と
Ｄｌがランダムアクセスボート入出力バスｌ１１５に接
続され、センサアンプＳ１の内容がカラム選択スイッチ
を介してランダムアクセスポート入出力バス線に読み出
される。図中の他のセンスアンプについても何様の動作
をする。
イジット線Ｄ１がトランジスタＱ１０５を介してコンデ
ンサＣ１＋と導通し、コンデンサＣ１１に保持されてい
る電位により、わずかに電位が上昇する。次にデイジッ
ト線対Ｄ１とＤｌの微少な差電位をセンスアンプＳ１が
増加し、デイジット線Ｄ１を電Ｎ電位にデイジットｌ！
Ｄ１をＧＮＤ電位にする。次にカラムデコータ出力信号
８が選択されて高零位にると、カラム選択スイッチＱＩ
Ｏ９と０１１０がＯＮ状態となりデイジット線対Ｄ１と
Ｄｌがランダムアクセスボート入出力バスｌ１１５に接
続され、センサアンプＳ１の内容がカラム選択スイッチ
を介してランダムアクセスポート入出力バス線に読み出
される。図中の他のセンスアンプについても何様の動作
をする。
次にランダムアクセスボート１の書き込み動作を説明す
る。書き込み動作は上述の読み出し動作と同様の動作が
行なわれランダムアクセスボート入出力バス線５にデー
タが読み出された後、ランダムアクセスポート入出力バ
ス線５にデータが入力され該カラム選択スイッチを介し
てセンサアンプの内容を書きかえる。図中の他のセンス
アンプについても同様の動作となる。
る。書き込み動作は上述の読み出し動作と同様の動作が
行なわれランダムアクセスボート入出力バス線５にデー
タが読み出された後、ランダムアクセスポート入出力バ
ス線５にデータが入力され該カラム選択スイッチを介し
てセンサアンプの内容を書きかえる。図中の他のセンス
アンプについても同様の動作となる。
次にシリアルアクセスポート２０の説明をする。
説明を簡単にするためセンスアンプＳ１についてのみ説
明し、また初期状態としてディジタル線対Ｄ１とＤｌ、
Ｄ２．Ｄ２．Ｄ３とＤ３．０４とＤ４は共におおむね電
源電位の１７２の電位にブリヂャージされているとする
。ワード線３Ａが高電位になると０１０５と０１１で形
成されるメモリセルに保持されている電位により高電位
あるいは低電位をデイジット線Ｄ１に伝達し、デイジッ
ト線対Ｄ１とＤｌそれぞの微少な差電位をセンサアンプ
Ｓ１が電源電位あるいはＧＮＤ電位に増幅し近づける。
明し、また初期状態としてディジタル線対Ｄ１とＤｌ、
Ｄ２．Ｄ２．Ｄ３とＤ３．０４とＤ４は共におおむね電
源電位の１７２の電位にブリヂャージされているとする
。ワード線３Ａが高電位になると０１０５と０１１で形
成されるメモリセルに保持されている電位により高電位
あるいは低電位をデイジット線Ｄ１に伝達し、デイジッ
ト線対Ｄ１とＤｌそれぞの微少な差電位をセンサアンプ
Ｓ１が電源電位あるいはＧＮＤ電位に増幅し近づける。
次にデータ転送制御信号６が高電位になるとトランジス
タ１０及び１０４が導通しデイジット線対Ｄ１とＤｌが
それぞれシリアルアクセスポートの出力内容を保持する
データレジスタＧ１の入力であるＥｌとＥｌと同電位と
なり、データ転送信号６が低電位となった後、ランダム
アクセスポート１が非活性状態になっても該データレジ
スタはデータを保持する。次にシフトレジスタＦｌ。
タ１０及び１０４が導通しデイジット線対Ｄ１とＤｌが
それぞれシリアルアクセスポートの出力内容を保持する
データレジスタＧ１の入力であるＥｌとＥｌと同電位と
なり、データ転送信号６が低電位となった後、ランダム
アクセスポート１が非活性状態になっても該データレジ
スタはデータを保持する。次にシフトレジスタＦｌ。
Ｆ２．Ｆ３及びＦ４の出力ＳＦＩ、ＳＦ２．ＳＦ３及び
ＳＦ４のうちのＳＦｌが高電位になったとするとＮチャ
ネルＭＯ８Ｉ−ランシスタＱ１０１がオン状態になり該
データレジスタＧ１の出力信号Ｈ１電位によりＮチャネ
ルＭＯ８ｌ−ランジスタＱ１０２をＯＮ又はオフ状態に
しシリアルアクセスポート出力バス線７に、データが読
み出される。
ＳＦ４のうちのＳＦｌが高電位になったとするとＮチャ
ネルＭＯ８Ｉ−ランシスタＱ１０１がオン状態になり該
データレジスタＧ１の出力信号Ｈ１電位によりＮチャネ
ルＭＯ８ｌ−ランジスタＱ１０２をＯＮ又はオフ状態に
しシリアルアクセスポート出力バス線７に、データが読
み出される。
図中の他のセンスアンプについても同様の動作をする。
上述した従来のデュアルポートメモリは、シリアルアク
セスポートにおいて、センスアンプにて増幅されたメモ
リセルの内容を、データ転送制御信号を高電位にするこ
とにより、−括してデータレジスタに転送するため、同
時刻に多数台のデータレジスタが動作し一時的に大きな
ピーク電流が流れ、使用上大きな欠点がある。
セスポートにおいて、センスアンプにて増幅されたメモ
リセルの内容を、データ転送制御信号を高電位にするこ
とにより、−括してデータレジスタに転送するため、同
時刻に多数台のデータレジスタが動作し一時的に大きな
ピーク電流が流れ、使用上大きな欠点がある。
本発明のデュアルポート半導体記憶装置は、センスアン
プからデータレジスタヘデータ転送を行うために、該デ
ータレジスタを複数組に分割し、かつ各組のデータレジ
スタの動作時間をずらして行なう動作分割手段を有する
。
プからデータレジスタヘデータ転送を行うために、該デ
ータレジスタを複数組に分割し、かつ各組のデータレジ
スタの動作時間をずらして行なう動作分割手段を有する
。
（作用）
動作分割手段は各センサアンプと各データレジスタとを
複数の組に分各ブ、各センサアンプから各データレジス
タにデータ転送を行なう際、粗相に時間をずらして実行
する。
複数の組に分各ブ、各センサアンプから各データレジス
タにデータ転送を行なう際、粗相に時間をずらして実行
する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のデュアルポート半導体配憶装置の一実
施例を示す構成図である。
施例を示す構成図である。
本実施例は第２図で示された従来のデュアルポートメモ
リのＮチャネルＭＯＳトランジスタＱ１０３、Ｑ１０４
．〜．Ｑ４０４を二組に区分けし、それぞれをデータ転
送信号６，６′で駆動するものである。
リのＮチャネルＭＯＳトランジスタＱ１０３、Ｑ１０４
．〜．Ｑ４０４を二組に区分けし、それぞれをデータ転
送信号６，６′で駆動するものである。
データ転送制御信号６はＮチャネルＭＯ８ｔ−ランジス
タＱ１０３．Ｑ１０４．Ｑ３０３．Ｑ３０４のゲートに
印加されている。データ転送制御信号６′はＮチャネル
ＭＯ３ｔ−ランジスタＱ２０３゜Ｑ２０４．Ｑ４０３．
Ｑ４０４のゲートに印加されている。
タＱ１０３．Ｑ１０４．Ｑ３０３．Ｑ３０４のゲートに
印加されている。データ転送制御信号６′はＮチャネル
ＭＯ３ｔ−ランジスタＱ２０３゜Ｑ２０４．Ｑ４０３．
Ｑ４０４のゲートに印加されている。
次に第１図の実施例の動作について説明する。
ランダムアクセスボート１のメモリセルへの書込み及び
メモリセルからの読出し動作は第２図に示す従来例と同
じである。次にシリアルアクセスポート２の動作を説明
する。第２図に示す従来例と責なる点は、データ転送信
号を２本設けることによってセンスアンプにて増幅され
たメモリセルの内容を、シリアルアクセスポートの出力
内容を保持するデータレジスタを２組に分割しかつ各組
の動作時間をずらし、該データレジスタへ転送する。
メモリセルからの読出し動作は第２図に示す従来例と同
じである。次にシリアルアクセスポート２の動作を説明
する。第２図に示す従来例と責なる点は、データ転送信
号を２本設けることによってセンスアンプにて増幅され
たメモリセルの内容を、シリアルアクセスポートの出力
内容を保持するデータレジスタを２組に分割しかつ各組
の動作時間をずらし、該データレジスタへ転送する。
上述の動作をもっと詳しく説明する。第１図に示すラン
ダムアクセスボート動作は、第２図中１に示す従来例の
ランダムアクセスポートと同様であり、デジット線対Ｄ
１及びＤＩ、Ｄ２及びＤ２゜Ｄ３及びＤ３．Ｄ４及びＤ
４は各々コンデンサＣｎ 、 Ｃ２＋ 、 Ｃ３１，Ｃ
４＋に蓄わえられている電位に応じて電源電位もしくは
接地電位をとる。
ダムアクセスボート動作は、第２図中１に示す従来例の
ランダムアクセスポートと同様であり、デジット線対Ｄ
１及びＤＩ、Ｄ２及びＤ２゜Ｄ３及びＤ３．Ｄ４及びＤ
４は各々コンデンサＣｎ 、 Ｃ２＋ 、 Ｃ３１，Ｃ
４＋に蓄わえられている電位に応じて電源電位もしくは
接地電位をとる。
次にデータ転送制御信号６が高電位になり、トランジス
タＱ１０３．Ｑ１０４．Ｑ３０３．Ｑ３０４が導通し、
Ｅｌ、Ｅｌ、Ｅ３．Ｅ３の電位が各々Ｄ１．Ｄ１．Ｄ３
．Ｄ３と同電位になる。このＭ流れるピークの電流は第
２図に示す従来例にくらべ、動作するデータレジスタの
数が１７２である為おおむね１／２となる。
タＱ１０３．Ｑ１０４．Ｑ３０３．Ｑ３０４が導通し、
Ｅｌ、Ｅｌ、Ｅ３．Ｅ３の電位が各々Ｄ１．Ｄ１．Ｄ３
．Ｄ３と同電位になる。このＭ流れるピークの電流は第
２図に示す従来例にくらべ、動作するデータレジスタの
数が１７２である為おおむね１／２となる。
次にデータ転送制御信号６′が高電位になるとＥ２．Ｅ
２．Ｆ３．Ｅ３の電位が各々Ｄ２．Ｄ２゜Ｄ４．Ｄ４と
同電位になるがこの時流れるピーク電流も第２図に示す
従来例にくらべ１／２となる。
２．Ｆ３．Ｅ３の電位が各々Ｄ２．Ｄ２゜Ｄ４．Ｄ４と
同電位になるがこの時流れるピーク電流も第２図に示す
従来例にくらべ１／２となる。
以上説明したように本発明は、センスアンプからシリア
ルアクセスポートの出力内容を保持するデータレジスタ
へのデータ転送を、該データレジスタを複数組に分割し
かつ各組の動作ＦＲＩＩＩをずらすことにより、データ
転送時、−時的に流れるピーク電流を低減できる効果が
ある。
ルアクセスポートの出力内容を保持するデータレジスタ
へのデータ転送を、該データレジスタを複数組に分割し
かつ各組の動作ＦＲＩＩＩをずらすことにより、データ
転送時、−時的に流れるピーク電流を低減できる効果が
ある。
第１図は本発明のデュアルポート半導体記憶装置の一実
施例を示す構成図、第２図は従来例を示す構成図である
。 １・・・ランダムアクセスポート、 ２・・・シリアルアクセスポート、 ３Ａ、３Ｂ・・・ワード線、 ５・・・ランダムアクセスポート入出力バス線、６・・
・データ転送制御信号、 ６′・・・データ転送制御信号、 ７・・・シリアルアクセスポート出力バス線、８．９．
１０．１１・・・カラムデコーダ出力信号、Ｆｌ、Ｆ２
．Ｆ３．Ｆ４・・・シフトレジスタ、Ｇ１．Ｇ２．Ｇ３
．Ｇ４−・・データレジスタ、Ｓｌ、Ｓ２，８３．Ｓ４
・・・センチアンプ。
施例を示す構成図、第２図は従来例を示す構成図である
。 １・・・ランダムアクセスポート、 ２・・・シリアルアクセスポート、 ３Ａ、３Ｂ・・・ワード線、 ５・・・ランダムアクセスポート入出力バス線、６・・
・データ転送制御信号、 ６′・・・データ転送制御信号、 ７・・・シリアルアクセスポート出力バス線、８．９．
１０．１１・・・カラムデコーダ出力信号、Ｆｌ、Ｆ２
．Ｆ３．Ｆ４・・・シフトレジスタ、Ｇ１．Ｇ２．Ｇ３
．Ｇ４−・・データレジスタ、Ｓｌ、Ｓ２，８３．Ｓ４
・・・センチアンプ。
Claims (1)
- 【特許請求の範囲】 １）ランダムアクセスポート及びシリアルアクセスポー
ト及びセンスアンプと１対１で設けられ、かつシリアル
アクセスポートの出力内容を保持するデータレジスタを
有するデュアルポート半導体記憶装置において、 該センスアンプから該データレジスタヘデータ転送を行
うために、該データレジスタを複数組に分割し、かつ各
組のデータレジスタの動作時間をずらして行なう動作分
割手段を有することを特徴とするデュアルポート半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327736A JP2710462B2 (ja) | 1990-11-27 | 1990-11-27 | デュアルポート半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327736A JP2710462B2 (ja) | 1990-11-27 | 1990-11-27 | デュアルポート半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04195886A true JPH04195886A (ja) | 1992-07-15 |
| JP2710462B2 JP2710462B2 (ja) | 1998-02-10 |
Family
ID=18202411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2327736A Expired - Lifetime JP2710462B2 (ja) | 1990-11-27 | 1990-11-27 | デュアルポート半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710462B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521877A (en) * | 1993-08-09 | 1996-05-28 | Nec Corporation | Serial random access memory device capable of reducing peak current through subword data register |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63282996A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | ブロックアクセスメモリのワ−ド線駆動方法 |
| JPH0325787A (ja) * | 1989-06-23 | 1991-02-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1990
- 1990-11-27 JP JP2327736A patent/JP2710462B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63282996A (ja) * | 1987-05-15 | 1988-11-18 | Mitsubishi Electric Corp | ブロックアクセスメモリのワ−ド線駆動方法 |
| JPH0325787A (ja) * | 1989-06-23 | 1991-02-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5521877A (en) * | 1993-08-09 | 1996-05-28 | Nec Corporation | Serial random access memory device capable of reducing peak current through subword data register |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2710462B2 (ja) | 1998-02-10 |
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