JPH0432096A - 半導体記憶装置の読み出し方法 - Google Patents
半導体記憶装置の読み出し方法Info
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- JPH0432096A JPH0432096A JP2137380A JP13738090A JPH0432096A JP H0432096 A JPH0432096 A JP H0432096A JP 2137380 A JP2137380 A JP 2137380A JP 13738090 A JP13738090 A JP 13738090A JP H0432096 A JPH0432096 A JP H0432096A
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- stage
- switch circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶装置に間し、特にデータ読み出し回
路部として、縦続接続された複数のセンスアンプを有す
る半導体記憶装置に間する。
路部として、縦続接続された複数のセンスアンプを有す
る半導体記憶装置に間する。
［従来の技術］
データ読み出し回路部として縦続接続された複数のセン
スアンプを有する従来の半導体記憶装置［発明が解決し
ようとする課題］ これらの従来の半導体記憶装置では、同−周期内に初段
のセンスアンプから最終段のセンスアンプまで連続的に
読み出し動作を行わなければならない。すなわち、初段
のセンスアンプ出力が最終段のセンスアンプまで達し、
出力バッファから出力されるまでは、これらセンスアン
プは読み出し動作を維持しなければならない。このため
、特に規模が大きく、従って、ワード数の大きな構成の
半導体記憶装置で、センスアンプを多段用いている場合
には、初段のセンスアンプの入力が最終段まで達するの
に、多くの時間がかかるため、次の信号を読み出すため
の待機時間が長くなり、半導体記憶装置の動作速度（デ
ータレート）を高速化するときの問題点となっている。
スアンプを有する従来の半導体記憶装置［発明が解決し
ようとする課題］ これらの従来の半導体記憶装置では、同−周期内に初段
のセンスアンプから最終段のセンスアンプまで連続的に
読み出し動作を行わなければならない。すなわち、初段
のセンスアンプ出力が最終段のセンスアンプまで達し、
出力バッファから出力されるまでは、これらセンスアン
プは読み出し動作を維持しなければならない。このため
、特に規模が大きく、従って、ワード数の大きな構成の
半導体記憶装置で、センスアンプを多段用いている場合
には、初段のセンスアンプの入力が最終段まで達するの
に、多くの時間がかかるため、次の信号を読み出すため
の待機時間が長くなり、半導体記憶装置の動作速度（デ
ータレート）を高速化するときの問題点となっている。
［課題を解決するための手段］
本発明の半導体記憶装置は、データ読み出し回路部とし
て、縦続接続された複数のセンスアンプを有する半導体
記憶装置において、縦続接続されたセンスアンプの間に
スイッチ回路を介装したことを特徴とする。
て、縦続接続された複数のセンスアンプを有する半導体
記憶装置において、縦続接続されたセンスアンプの間に
スイッチ回路を介装したことを特徴とする。
すなわち、本発明の構成例を表す第１図に示すように、
メモリセルからの読み出しデータ信号をセンスする初段
のセンスアンプ１１１と出力バッファ１４１を駆動する
最終段のセンスアンプ１２１との間にスイッチ回路１０
１を介装し、センスアンプ制御信号ＣＡＩＩ、ＣＡ２１
との関係で制御信号Ｃしてスイッチ回路１０１を制御し
ている。
メモリセルからの読み出しデータ信号をセンスする初段
のセンスアンプ１１１と出力バッファ１４１を駆動する
最終段のセンスアンプ１２１との間にスイッチ回路１０
１を介装し、センスアンプ制御信号ＣＡＩＩ、ＣＡ２１
との関係で制御信号Ｃしてスイッチ回路１０１を制御し
ている。
［作用コ
縦続接続されたセンスアンプの縦続接続点にスイッチ回
路を介装することにより、スイッチ回路の前段のセンス
アンプと後段のセンスアンプの動作タイミングを１／２
周期あるいは１周期ずらして読み出し動作をバイブライ
ン動作で行うことができる。このため、初段のセンスア
ンプから最終段のセンスアンプまでの読み出し動作を時
間的に分割して行え、従来の半導体記憶装置よりも高速
のデータレートで読み出し動作を行うことが可能となる
。
路を介装することにより、スイッチ回路の前段のセンス
アンプと後段のセンスアンプの動作タイミングを１／２
周期あるいは１周期ずらして読み出し動作をバイブライ
ン動作で行うことができる。このため、初段のセンスア
ンプから最終段のセンスアンプまでの読み出し動作を時
間的に分割して行え、従来の半導体記憶装置よりも高速
のデータレートで読み出し動作を行うことが可能となる
。
［実施例］
次に本発明について図面を参照して説明する。
第２図は本発明の第１実施例のブロック図である。メモ
リセルからの読み出しデータ信号ＤＲＩ。
リセルからの読み出しデータ信号ＤＲＩ。
■π丁、ＤＲ２，Ｔｒπ２． ＤＲ３，す■ゴ、・・
・をそれぞれセンスする初段のセンスアンプ２１１．２
１２，２１３． ・・・と出力バッファ２４１を駆動
する最終段のセンスアンプ２２１との間にスイッチ回路
を設け、スイッチ回路２０１をＰ形ＭｏＳトランジスタ
２５１，２５２及びＮ形ＭＯ５）ランジスタ２５３，２
５４によって構成している。初段のセンスアンプ２１１
，２１２，２１３、・・・のうちの１つが制御信号ＣＡ
ＩＩ。
・をそれぞれセンスする初段のセンスアンプ２１１．２
１２，２１３． ・・・と出力バッファ２４１を駆動
する最終段のセンスアンプ２２１との間にスイッチ回路
を設け、スイッチ回路２０１をＰ形ＭｏＳトランジスタ
２５１，２５２及びＮ形ＭＯ５）ランジスタ２５３，２
５４によって構成している。初段のセンスアンプ２１１
，２１２，２１３、・・・のうちの１つが制御信号ＣＡ
ＩＩ。
ＣＡｌ２．ＣＡ１３． ・・・によって選択されて読
み出し動作を行う時、制御信号ＣＬ、てニー（ＣＬの反
転信号）によってスイッチ回路２０１を導通状態とし、
初段のセンスアンプの出力を次段のセンスアンプ２２１
０入力部へ伝達する。次のタイミングで初段のセンスア
ンプの動作を停止すると同時に、制御信号ｃＬ、’？ｆ
ｆによってスイッチ回路２０１を遮断し、制御信号ＣＡ
２１によりセンスアンプ２２１を動作させて、信号を出
力バッファ２４１へ送り、出力信号Ｄｏを出力する。こ
の時、ＭＯＳ）ランジスタのゲート容量、拡散容量及び
配線の容量により、センスアンプ２２１の入力は保持さ
れており、スイッチ回路２０１により初段のセンスアン
プと遮断してもセンスアンプ２２１の動作に不都合は生
じない。次のタイミングでは再び初段のセンスアンプを
動作させてスイッチ回路２０１を導通状態として次のデ
ータの読み出しを行い、上述と同様の動作を繰り返して
、データ読み出しを行う。
み出し動作を行う時、制御信号ＣＬ、てニー（ＣＬの反
転信号）によってスイッチ回路２０１を導通状態とし、
初段のセンスアンプの出力を次段のセンスアンプ２２１
０入力部へ伝達する。次のタイミングで初段のセンスア
ンプの動作を停止すると同時に、制御信号ｃＬ、’？ｆ
ｆによってスイッチ回路２０１を遮断し、制御信号ＣＡ
２１によりセンスアンプ２２１を動作させて、信号を出
力バッファ２４１へ送り、出力信号Ｄｏを出力する。こ
の時、ＭＯＳ）ランジスタのゲート容量、拡散容量及び
配線の容量により、センスアンプ２２１の入力は保持さ
れており、スイッチ回路２０１により初段のセンスアン
プと遮断してもセンスアンプ２２１の動作に不都合は生
じない。次のタイミングでは再び初段のセンスアンプを
動作させてスイッチ回路２０１を導通状態として次のデ
ータの読み出しを行い、上述と同様の動作を繰り返して
、データ読み出しを行う。
本実施例では、初段のセンスアンプによる読み出しが終
了し、次段のセンスアンプの入力側へデータを渡してし
まえば、次の読み出しのためのアドレス変更等を行うこ
とができる。従って、読み出し動作時のサイクルタイム
を短縮して動作速度（データレート）を改善することが
できる。
了し、次段のセンスアンプの入力側へデータを渡してし
まえば、次の読み出しのためのアドレス変更等を行うこ
とができる。従って、読み出し動作時のサイクルタイム
を短縮して動作速度（データレート）を改善することが
できる。
第３図は本発明の第２実施例を示すブロック図である。
第２図に示す実施例のスイッチ回路２０１に新たに容量
素子３６１，３６２を追加した構成のスイッチ回路３０
１を用いている。尚、他の構成は第１実施例と同一であ
り、同一符号を付して重複する説明は省略する。このよ
うに容量素子３６１．３６２を追加することにより、ス
イッチ回路３０１（０ＭＯ５）ランジスタ２５１〜２５
４が遮断状態となったときに、センスアンプ２２１０入
力部での信号保持が容易となり、低速の動作でも誤動作
を起こさず読み出しが行える。尚、他の動作は前述した
第１実施例と同じである。
素子３６１，３６２を追加した構成のスイッチ回路３０
１を用いている。尚、他の構成は第１実施例と同一であ
り、同一符号を付して重複する説明は省略する。このよ
うに容量素子３６１．３６２を追加することにより、ス
イッチ回路３０１（０ＭＯ５）ランジスタ２５１〜２５
４が遮断状態となったときに、センスアンプ２２１０入
力部での信号保持が容易となり、低速の動作でも誤動作
を起こさず読み出しが行える。尚、他の動作は前述した
第１実施例と同じである。
第４図は本発明の第３実施例を示すブロック図である。
本実施例のセンスアンプを３段用いてワード分割をして
いる場合であり、初段のセンスアンプ４１１，４１２．
φ・・と中間段のセンスアンプ４２１との間にスイ
ッチ回路４０１を設け、中間段のセンスアンプ４２１，
４２２． ・・・と最終段のセンスアンプ４３１との
間にスイッチ回路４０２を設けである。各スイッチ回路
４０１゜４０２はＰ形ＭＯ５）ランジスタ４５１，４５
２゜４５５．４５６、Ｎ形ＭＯ５）ランジスタ４５３゜
４５４．４５７，４５８で構成されており、制御信号Ｃ
Ｌ、■によりスイッチ回路４０１と４０２は逆相で動作
する。このような構成において、初段のセンスアンプと
最終段のセンスアンプは同相で、中間段のセンスアンプ
は逆相で動作させる。
いる場合であり、初段のセンスアンプ４１１，４１２．
φ・・と中間段のセンスアンプ４２１との間にスイ
ッチ回路４０１を設け、中間段のセンスアンプ４２１，
４２２． ・・・と最終段のセンスアンプ４３１との
間にスイッチ回路４０２を設けである。各スイッチ回路
４０１゜４０２はＰ形ＭＯ５）ランジスタ４５１，４５
２゜４５５．４５６、Ｎ形ＭＯ５）ランジスタ４５３゜
４５４．４５７，４５８で構成されており、制御信号Ｃ
Ｌ、■によりスイッチ回路４０１と４０２は逆相で動作
する。このような構成において、初段のセンスアンプと
最終段のセンスアンプは同相で、中間段のセンスアンプ
は逆相で動作させる。
また、初段のセンスアンプが動作中はスイッチ回路４０
１を導通状態とし、中間段のセンスアンプが動作中はス
イッチ回路４０２を導通状態とする。
１を導通状態とし、中間段のセンスアンプが動作中はス
イッチ回路４０２を導通状態とする。
これによって出力信号ＤＯが出力されているときには次
の読み出しデータは中間段のセンスアンプ４２１０入力
まで達しており、出力信号Ｄｏの読み出しが終われば、
さらに次の読み出しのためのアドレスなどの変更を行う
ことができる。つまり、パイプライン動作により、次々
に読み出しが行えるため、多段にわたってワード分割を
している場合でも、データレートを短縮して高速動作を
行うことができる。
の読み出しデータは中間段のセンスアンプ４２１０入力
まで達しており、出力信号Ｄｏの読み出しが終われば、
さらに次の読み出しのためのアドレスなどの変更を行う
ことができる。つまり、パイプライン動作により、次々
に読み出しが行えるため、多段にわたってワード分割を
している場合でも、データレートを短縮して高速動作を
行うことができる。
第５図は本発明の第４実施例を示すブロック図である。
本実施例はセンスアンプを全段同相で動作させる場合の
実施例である。すなわち、本実施例においては初段のセ
ンスアンプ５１１，５１２゜５１３、・・・と次段のセ
ンスアンプ５２１を同相で動作させる。初段のセンスア
ンプと次段のセンスアンプとの間にはスイッチ回路５２
１が設けられており、スイッチ回路５０１はセンスアン
プが動作しているときは遮断状態とし、センスアンプが
停止中に導通状態となるよう制御信号ＣＬ。
実施例である。すなわち、本実施例においては初段のセ
ンスアンプ５１１，５１２゜５１３、・・・と次段のセ
ンスアンプ５２１を同相で動作させる。初段のセンスア
ンプと次段のセンスアンプとの間にはスイッチ回路５２
１が設けられており、スイッチ回路５０１はセンスアン
プが動作しているときは遮断状態とし、センスアンプが
停止中に導通状態となるよう制御信号ＣＬ。
３丁により制御する。このような構成によれば、初段の
センスアンプが動作するとスイッチ回路５０１の容量素
子５６１，５６２に電荷が蓄積される。そして、初段の
センスアンプの動作が停止し、制御信号ＣＬ、τ丁によ
りＰ形ＭＯ５）ランジスタ５５１，５５２、Ｎ形ＭＯ８
）ランジスタ５５３．５５４がオンしてスイッチ回路５
０１が導通状態となると、容量素子５６１，５６２の電
荷がそれぞれ容量素子５６３，５６４へ移動し、スイッ
チ回路５０１が遮断状態となってもセンスアンプ５２１
０入力部に信号が保持され、出力バッファ５４１への出
力が支障なく行われる。ここで、容量素子５６１，５６
２の容量を容量素子５６３゜５６４の２倍程度にしてお
けば、センスアンプ５２１の入力の電位を反転させるこ
とが容易にできる。また、Ｎ形ＭＯ５）ランジスタ５５
５，５５６は、センスアンプ５２１の入力電位差が必要
以上に大きくなって、次の読み出しデータが反転する場
合に、電位差が反転しにくくならないようにするために
付加したものである。
センスアンプが動作するとスイッチ回路５０１の容量素
子５６１，５６２に電荷が蓄積される。そして、初段の
センスアンプの動作が停止し、制御信号ＣＬ、τ丁によ
りＰ形ＭＯ５）ランジスタ５５１，５５２、Ｎ形ＭＯ８
）ランジスタ５５３．５５４がオンしてスイッチ回路５
０１が導通状態となると、容量素子５６１，５６２の電
荷がそれぞれ容量素子５６３，５６４へ移動し、スイッ
チ回路５０１が遮断状態となってもセンスアンプ５２１
０入力部に信号が保持され、出力バッファ５４１への出
力が支障なく行われる。ここで、容量素子５６１，５６
２の容量を容量素子５６３゜５６４の２倍程度にしてお
けば、センスアンプ５２１の入力の電位を反転させるこ
とが容易にできる。また、Ｎ形ＭＯ５）ランジスタ５５
５，５５６は、センスアンプ５２１の入力電位差が必要
以上に大きくなって、次の読み出しデータが反転する場
合に、電位差が反転しにくくならないようにするために
付加したものである。
これらにより、センスアンプが動作停止中に、スイッチ
回路５０１によりデータの転送及び、次に読み出すデー
タのアドレス設定が行えるため、全段のセンスアンプを
同相で動作させる場合でも、パイプライン動作が行え、
高速のデータレートを実現することができる。
回路５０１によりデータの転送及び、次に読み出すデー
タのアドレス設定が行えるため、全段のセンスアンプを
同相で動作させる場合でも、パイプライン動作が行え、
高速のデータレートを実現することができる。
［発明の効果コ
以上説明したように本発明は、データ読み出し回路部と
して、縦続接続された複数のセンスアンプを有する半導
体記憶装置において、該縦続接続されたセンスアンプの
１つまたは複数の縦続接続点にスイッチ回路を従属に接
続して設けたため、スイッチ回路の前段のセンスアンプ
と後段のセンスアンプの動作タイミングを１７２周期あ
るいは１周期ずらして読み出し動作をパイプライン動作
で行うことができる。これにより、初段のセンスアンプ
から最終段のセンスアンプまでの読み出し動作を時間的
に分割して行え、従来の半導体記憶装置よりも高速のデ
ータレートで読み出し動作を行えるという効果を有する
。
して、縦続接続された複数のセンスアンプを有する半導
体記憶装置において、該縦続接続されたセンスアンプの
１つまたは複数の縦続接続点にスイッチ回路を従属に接
続して設けたため、スイッチ回路の前段のセンスアンプ
と後段のセンスアンプの動作タイミングを１７２周期あ
るいは１周期ずらして読み出し動作をパイプライン動作
で行うことができる。これにより、初段のセンスアンプ
から最終段のセンスアンプまでの読み出し動作を時間的
に分割して行え、従来の半導体記憶装置よりも高速のデ
ータレートで読み出し動作を行えるという効果を有する
。
第１図は本発明の詳細な説明する一例を示すブロック図
、第２図は本発明の第１実施例のブロック図、第３図は
本発明の第２実施例のブロック図、第４図は本発明の第
３実施例のブロック図、第５図は本発明の第４実施例の
ブロック図、第６図。 第７図はそれぞれ従来例のブロック図である。 １０１、 ２０１． ３０１゜ ４０１．４０２，５０１・・・・スイッチ回路、１４１
、 ２４１． ４４１゜ ５４１．６４１，７４１・・・・出力バッファ、２５１
、 ２５２． ４５１゜ ４５２．４５５，４５６゜ ５５１．５５２・・・・Ｐ形ＭＯ５）ランジスタ、２５
３、 ２５４． ４５３． ４５４゜４５７、 ４５８
． ５５３． ５５４゜５５５．５５６・争・・Ｎ形Ｍ
Ｏ５）ランジスタ、１１１゜ ２１２゜ ４１１゜ ４２２゜ ５１２゜ ６１１゜ ７１２゜ ７３１ ・ １２１゜ ２１３゜ ４１２゜ ４３１゜ ５１３゜ ６２１゜ ７２１゜ ２１１゜ ２２１゜ ４２１゜ ５１１゜ ５２１゜ ７１１゜ ７２２゜ ・・・・・・・・センスアンプ、 ３８１、 ３６２． ５６１゜ ５６２．５６３，５６４・・・・容量素子、ＤＲ，Ｔｎ
、ＤＲ１゜ 丁π１．ＤＲ２，Ｔｆ″Ｕ：Ｅ。 ＤＲ３，”ｆ５”−π■・・・・・・読み出しデータ信
号、Ｄｏ・・・・・・・・・出力信号、 ＣＡＩＩ、 ＣＡｌ２． ＣＡ１３゜ＣＡ２１．
ＣＡ２２． ＣＡ３１゜ＣＬ、ｍ・・・・・・・・
・・・・制御信号。 を発み出しデータ儂号 ＤＲＤＲ
、第２図は本発明の第１実施例のブロック図、第３図は
本発明の第２実施例のブロック図、第４図は本発明の第
３実施例のブロック図、第５図は本発明の第４実施例の
ブロック図、第６図。 第７図はそれぞれ従来例のブロック図である。 １０１、 ２０１． ３０１゜ ４０１．４０２，５０１・・・・スイッチ回路、１４１
、 ２４１． ４４１゜ ５４１．６４１，７４１・・・・出力バッファ、２５１
、 ２５２． ４５１゜ ４５２．４５５，４５６゜ ５５１．５５２・・・・Ｐ形ＭＯ５）ランジスタ、２５
３、 ２５４． ４５３． ４５４゜４５７、 ４５８
． ５５３． ５５４゜５５５．５５６・争・・Ｎ形Ｍ
Ｏ５）ランジスタ、１１１゜ ２１２゜ ４１１゜ ４２２゜ ５１２゜ ６１１゜ ７１２゜ ７３１ ・ １２１゜ ２１３゜ ４１２゜ ４３１゜ ５１３゜ ６２１゜ ７２１゜ ２１１゜ ２２１゜ ４２１゜ ５１１゜ ５２１゜ ７１１゜ ７２２゜ ・・・・・・・・センスアンプ、 ３８１、 ３６２． ５６１゜ ５６２．５６３，５６４・・・・容量素子、ＤＲ，Ｔｎ
、ＤＲ１゜ 丁π１．ＤＲ２，Ｔｆ″Ｕ：Ｅ。 ＤＲ３，”ｆ５”−π■・・・・・・読み出しデータ信
号、Ｄｏ・・・・・・・・・出力信号、 ＣＡＩＩ、 ＣＡｌ２． ＣＡ１３゜ＣＡ２１．
ＣＡ２２． ＣＡ３１゜ＣＬ、ｍ・・・・・・・・
・・・・制御信号。 を発み出しデータ儂号 ＤＲＤＲ
Claims (1)
- データ読み出し回路部として、縦続接続された複数の
センスアンプを有する半導体記憶装置において、縦続接
続されたセンスアンプの間にスイッチ回路を介装したこ
とを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137380A JP2979584B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶装置の読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137380A JP2979584B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶装置の読み出し方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432096A true JPH0432096A (ja) | 1992-02-04 |
| JP2979584B2 JP2979584B2 (ja) | 1999-11-15 |
Family
ID=15197335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137380A Expired - Fee Related JP2979584B2 (ja) | 1990-05-28 | 1990-05-28 | 半導体記憶装置の読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979584B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057072A (ja) * | 1999-07-21 | 2001-02-27 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ装置のセンシングアンプ |
| JP2001084776A (ja) * | 1999-09-17 | 2001-03-30 | Toshiba Corp | 半導体記憶装置 |
| JP2003323800A (ja) * | 2002-05-02 | 2003-11-14 | Infineon Technologies Ag | Ｓｒａｍ半導体メモリーセルのメモリー状態を評価するための差動電流評価回路およびセンスアンプ回路 |
| JP2012138165A (ja) * | 2012-04-17 | 2012-07-19 | Renesas Electronics Corp | 半導体記憶装置 |
| JP2013030255A (ja) * | 2011-07-29 | 2013-02-07 | Fujitsu Semiconductor Ltd | 半導体記憶装置及び半導体記憶装置の制御方法 |
| JP2020512653A (ja) * | 2017-03-22 | 2020-04-23 | マイクロン テクノロジー，インク． | インデータパス計算動作のための装置及び方法 |
-
1990
- 1990-05-28 JP JP2137380A patent/JP2979584B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057072A (ja) * | 1999-07-21 | 2001-02-27 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ装置のセンシングアンプ |
| JP2001084776A (ja) * | 1999-09-17 | 2001-03-30 | Toshiba Corp | 半導体記憶装置 |
| JP2003323800A (ja) * | 2002-05-02 | 2003-11-14 | Infineon Technologies Ag | Ｓｒａｍ半導体メモリーセルのメモリー状態を評価するための差動電流評価回路およびセンスアンプ回路 |
| US7099218B2 (en) | 2002-05-02 | 2006-08-29 | Infineon Technologies Ag | Differential current evaluation circuit and sense amplifier circuit for evaluating a memory state of an SRAM semiconductor memory cell |
| JP2013030255A (ja) * | 2011-07-29 | 2013-02-07 | Fujitsu Semiconductor Ltd | 半導体記憶装置及び半導体記憶装置の制御方法 |
| JP2012138165A (ja) * | 2012-04-17 | 2012-07-19 | Renesas Electronics Corp | 半導体記憶装置 |
| JP2020512653A (ja) * | 2017-03-22 | 2020-04-23 | マイクロン テクノロジー，インク． | インデータパス計算動作のための装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2979584B2 (ja) | 1999-11-15 |
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