JPH041959B2 - - Google Patents
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- JPH041959B2 JPH041959B2 JP58502902A JP50290283A JPH041959B2 JP H041959 B2 JPH041959 B2 JP H041959B2 JP 58502902 A JP58502902 A JP 58502902A JP 50290283 A JP50290283 A JP 50290283A JP H041959 B2 JPH041959 B2 JP H041959B2
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- fet
- impedance
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- voltage
- fets
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/564—Miscellaneous aspects
- G11C2211/5645—Multilevel memory with current-mirror arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
請求の範囲
１ 第１のノードVAに接続された第１の電界効
果トランジスタ２８と、第１の未知のインピーダ
ンス２６を前記第１のノードVAに接続する接続
手段２７と、第２のノードV1を介して第２のイ
ンピーダンス３７と直列に接続される第２の電界
効果トランジスタ２９と、前記第１のノードVA
の電圧の大きさを前記第２のノードV1の電圧の
大きさと比較して前記第２のインピーダンス３７
に対する前記第１のインピーダンス２６の相対的
大きさを決定する比較装置４１，４２，４８，５
２，５３とを含むインピーダンス比較器におい
て、 前記第１の電界効果トランジスタ２８のゲート
及びドレイン電極は前記第１のノードVAに接続
されており、 前記第２の電界効果トランジスタ２９のゲート
電極は前記第１の電界効果トランジスタ２８のゲ
ート電極へ接続されており、 前記第１のインピーダンス２６を介して接続さ
れた第１の電圧源により前記第１の電界効果トラ
ンジスタをバイアスする第１のバイアス手段を有
し、 前記第２のインピーダンス３７を介して接続さ
れた第２の電圧源により前記第２の電界効果トラ
ンジスタ２９をバイアスする第２のバイアス手段
を有することを特徴とするインピーダンス比較
器。 技術分野 この発明はインピーダンス比較器に関する。 背景技術 米国特許明細書第4192014号は各メモリー・セ
ルがｎビツトのデータを記憶するように、例えば
ｎ＝２の場合各メモリー・セルは２ビツトのデー
タを記憶するように構成された電界効果トランジ
スタ・メモリー・セルのマトリツクス・アレイを
含む読出専用メモリー（ROM）を開示してい
る。この既知のROMの読出しは以下のようにし
て行なわれる。まず読出したいセルのアドレスが
指定されると、そのセルから一定の電圧が出力さ
れる。そのセルからの出力電圧は、センス・アン
プにより一組の一定の大きさの基準電圧と比較さ
れてその相対的な大きさが決定される。センス・
アンプの出力はアドレスされたROMセルに記憶
されていたデータ・ビツトを表わす出力信号を供
給するロジツク・アレイに接続される。 発明の開示 この発明の目的は読出専用メモリーの読出に使
用するに適したインピーダンス比較器を提供する
ことである。 故に、この発明によると、第１のノードに接続
されたゲート電極及びドレイン電極を持つ第１の
電界効果トランジスタと、前記第１のノードに第
１の未知インピーダンスを接続する接続手段と、
前記第１の電界効果トランジスタを前記第１のイ
ンピーダンスを介して接続された第１の電圧源に
よりバイアスする第１のバイアス手段と、第２の
インピーダンスと直列導通的に第２のノードを通
して接続され、前記第１の電界効果トランジスタ
のゲート電極に接続されたゲート電極を持つ第２
の電界効果トランジスタと、前記第２のインピー
ダンスを通して接続された第２の電源で前記第２
の電界効果トランジスタをバイアスする第２のバ
イアス手段と、前記第１のノードの電圧の大きさ
を前記第２のノードの電圧の大きさと比較して前
記第２のインピーダンスに対する前記第１のイン
ピーダンスの相対的大きさを決定するようになし
た比較装置とを含むインピーダンス比較器を提供
するものである。 この発明によるインピーダンス比較器の利点は
高度の正確性をもつて比較を達成する能力がある
ことである。 この発明の好ましい実施例を簡単に要約する
と、米国特許第4192014号に記載されている構造
に従つてここに例示した１セル当り複数ビツト
（ｎビツ）を記憶するROMからデコードされた
出力はカレント・ミラー・リフアレンスFET
（Current Mirror FET：以下C.M.R.FETとい
う）のゲート及びドレイン電極に共通に接続され
る。C.M.R.FETのゲート電極は2n−１個のカレ
ント・ミラー回路（Current Mirror Circuit：以
下C.M.回路という）から成るバンク（群）に接
続される。各C.M.回路は、カレント・ミラー
FET（Current Mirror FET：以下C.M.FETとい
う）及び直列に接続されており増加分が識別可能
なインピーダンスとを含んでいる。各カレント・
ミラー・バンクは、C.M.R.FETにかかる電圧を
対応する各バンク内のC.M.FET上の電圧と比較
するのに適した差動増幅器に接続される。連続す
る各バンクの直列インピーダンスの選択を適切に
行つて、差動増幅器がROMアレイの各メモリ
ー・セルFETで可能な異なる2n−１個のインピ
ーダンス・レベルを区別することができるように
する。その後、ロジツク回路が差動増幅器からの
バイナリ出力をデコードして、アドレスされた
ROMセルに記憶されていたｎビツトのデータの
実際のバイナリ構成を決定する。カレント・ミラ
ー構造はその位置が接近しており製造処理環境が
近似していれば、全てのC.M.FETをその大きさ
及び動作特性の面において、わずかな処理上の変
動とは無関係に、非常に均一かつ正確なものとす
ることができる。
果トランジスタ２８と、第１の未知のインピーダ
ンス２６を前記第１のノードVAに接続する接続
手段２７と、第２のノードV1を介して第２のイ
ンピーダンス３７と直列に接続される第２の電界
効果トランジスタ２９と、前記第１のノードVA
の電圧の大きさを前記第２のノードV1の電圧の
大きさと比較して前記第２のインピーダンス３７
に対する前記第１のインピーダンス２６の相対的
大きさを決定する比較装置４１，４２，４８，５
２，５３とを含むインピーダンス比較器におい
て、 前記第１の電界効果トランジスタ２８のゲート
及びドレイン電極は前記第１のノードVAに接続
されており、 前記第２の電界効果トランジスタ２９のゲート
電極は前記第１の電界効果トランジスタ２８のゲ
ート電極へ接続されており、 前記第１のインピーダンス２６を介して接続さ
れた第１の電圧源により前記第１の電界効果トラ
ンジスタをバイアスする第１のバイアス手段を有
し、 前記第２のインピーダンス３７を介して接続さ
れた第２の電圧源により前記第２の電界効果トラ
ンジスタ２９をバイアスする第２のバイアス手段
を有することを特徴とするインピーダンス比較
器。 技術分野 この発明はインピーダンス比較器に関する。 背景技術 米国特許明細書第4192014号は各メモリー・セ
ルがｎビツトのデータを記憶するように、例えば
ｎ＝２の場合各メモリー・セルは２ビツトのデー
タを記憶するように構成された電界効果トランジ
スタ・メモリー・セルのマトリツクス・アレイを
含む読出専用メモリー（ROM）を開示してい
る。この既知のROMの読出しは以下のようにし
て行なわれる。まず読出したいセルのアドレスが
指定されると、そのセルから一定の電圧が出力さ
れる。そのセルからの出力電圧は、センス・アン
プにより一組の一定の大きさの基準電圧と比較さ
れてその相対的な大きさが決定される。センス・
アンプの出力はアドレスされたROMセルに記憶
されていたデータ・ビツトを表わす出力信号を供
給するロジツク・アレイに接続される。 発明の開示 この発明の目的は読出専用メモリーの読出に使
用するに適したインピーダンス比較器を提供する
ことである。 故に、この発明によると、第１のノードに接続
されたゲート電極及びドレイン電極を持つ第１の
電界効果トランジスタと、前記第１のノードに第
１の未知インピーダンスを接続する接続手段と、
前記第１の電界効果トランジスタを前記第１のイ
ンピーダンスを介して接続された第１の電圧源に
よりバイアスする第１のバイアス手段と、第２の
インピーダンスと直列導通的に第２のノードを通
して接続され、前記第１の電界効果トランジスタ
のゲート電極に接続されたゲート電極を持つ第２
の電界効果トランジスタと、前記第２のインピー
ダンスを通して接続された第２の電源で前記第２
の電界効果トランジスタをバイアスする第２のバ
イアス手段と、前記第１のノードの電圧の大きさ
を前記第２のノードの電圧の大きさと比較して前
記第２のインピーダンスに対する前記第１のイン
ピーダンスの相対的大きさを決定するようになし
た比較装置とを含むインピーダンス比較器を提供
するものである。 この発明によるインピーダンス比較器の利点は
高度の正確性をもつて比較を達成する能力がある
ことである。 この発明の好ましい実施例を簡単に要約する
と、米国特許第4192014号に記載されている構造
に従つてここに例示した１セル当り複数ビツト
（ｎビツ）を記憶するROMからデコードされた
出力はカレント・ミラー・リフアレンスFET
（Current Mirror FET：以下C.M.R.FETとい
う）のゲート及びドレイン電極に共通に接続され
る。C.M.R.FETのゲート電極は2n−１個のカレ
ント・ミラー回路（Current Mirror Circuit：以
下C.M.回路という）から成るバンク（群）に接
続される。各C.M.回路は、カレント・ミラー
FET（Current Mirror FET：以下C.M.FETとい
う）及び直列に接続されており増加分が識別可能
なインピーダンスとを含んでいる。各カレント・
ミラー・バンクは、C.M.R.FETにかかる電圧を
対応する各バンク内のC.M.FET上の電圧と比較
するのに適した差動増幅器に接続される。連続す
る各バンクの直列インピーダンスの選択を適切に
行つて、差動増幅器がROMアレイの各メモリ
ー・セルFETで可能な異なる2n−１個のインピ
ーダンス・レベルを区別することができるように
する。その後、ロジツク回路が差動増幅器からの
バイナリ出力をデコードして、アドレスされた
ROMセルに記憶されていたｎビツトのデータの
実際のバイナリ構成を決定する。カレント・ミラ
ー構造はその位置が接近しており製造処理環境が
近似していれば、全てのC.M.FETをその大きさ
及び動作特性の面において、わずかな処理上の変
動とは無関係に、非常に均一かつ正確なものとす
ることができる。
次に、下記の添付図面を参照してその例により
この発明の一実施例を説明する。 第１図は、複合（composite）ROMアレイの
概略ブロツク図である。 第２図は、複合ROMアレイの感知及びロジツ
ク区分の概略ブロツク図である。 第３図は、感知区分の特徴を概略実施した電子
回路の図である。 第４図は、典型的ロジツク区分の概略ブロツク
図である。 発明を実施するための最良の形態 第１図は、前述の米国特許の一般的な教えに従
つた複合ROMシステム５の例示的実施例を描い
た図である。特に、行アドレス・バス１２と列ア
ドレス・バス１３のアドレス・ビツトにより、
夫々の行デコーダ４，６，７と列デコータ８，
９，１１によつて選ばれた３列（バンク）の
KX8ROMセル・アレイ１，２，３を表わす。各
列デコード８，９，１１の出力は単一のビツト・
ライン（すなわち、VA）に現われるが、その出
力はアドレスされたROMセルのFETチヤンネル
の幅対長さ（Ｗ／Ｌ）比に対応して電圧の大きさ
が変化するということを特徴とする。 この発明の焦点はアドレスされたFETチヤン
ネルのＷ／Ｌ比に対応するアナログ変動を２又は
それ以上のビツト・ラインに対する有効なデイジ
タル・データに変換する検知及びロジツク・ブロ
ツク１４，１６，１７に当てられる。補充デコー
ダ１８（第１図）は更にＺアドレス・バス１９の
アドレスに従つてデータを選択する。 この実施例は、各FETセルがD1及びD2のよう
な２ビツト・ラインにアクセスしうる２ビツトの
情報を記憶しうる複合（Composite）ROMシス
テムに使用することができるということが疑いな
くわかるであろう。故に、第１図に例示した構造
又は構成の点で、各KX8ROMアレイ１，２，３
の容量はKX16ROMアレイと機能的に等価であ
る。 第１図の複合ROMシステム５の構成はROM
の設計者の最終目的に従つて変化するようなその
他の設計的考慮の結果を反映する。例えば、
ROMセルをKX8に分けるグループ分けはチツプ
面積の利用を最高にするよう試みるROMの方形
レイアウトを全体的に優先するということによつ
てその影響を受けている。この実施例による好ま
しい配列は８バンク（列）の128×8ROMセル・
アレイである。 同様に、１アレイ当り８列の配列は他の設計的
考慮、すなわち複合ROMシステムの動作速度の
最良の効果を考慮した結果を例示したものであ
る。この場合、列の数は、検知及びロジツク・ブ
ロツクを追加することによつて失われるチツプ面
積とノード（すなわち第１図のノードVA）にお
ける容量性負荷を最少にするための努力との利害
損失の均衡をとるように決められる。次に続く説
明からわかるように、ROMセルを８列の個々の
バンク（列又は群）にグループ分けすることは各
感知及びロジツク・ブロツクのC.M.R.FETに接
続される容量性負荷を制限することになる。この
負荷のかかり合いは各感知及びロジツク・ブロツ
ク１４，１６，１７に対する単一の入力ラインが
各デコード・ブロツク８，９，１１からの単一の
出力に電気的に接続されている８個のアドレス
FETすべてのための共通ノードであるというこ
とを観察することによつて理解することができ
る。上記及びその他の設計的考慮は疑いなく関連
技術の当業者の知るところである。 第１図の感知及びロジツク・ブロツク１４，１
６，１７は第２図に詳細に表わしてある。この実
施例においては、各感知及びロジツク・ブロツク
はカレント・ミラー２１と、差動増幅器２２と、
レベル調節・増幅器２３とロジツク２４とを含
む。カレント・ミラー２１、差動増幅器２２及び
レベル調節・増幅器２３のための代表的集積回路
例は第３図に表わし、ブロツク２４に表わす作用
を実行するに最適なロジツク回路の一例は第４図
に表わす。 この発明の中心的特徴は、アナログ電圧の増加
分を識別して一般的なアナログ・デジタル変換に
より対応するバイナリ・データ・ビツトを発生す
るという検知及びロジツク・ブロツク１４，１
６，１７の能力にある。集積回路構造の回路構成
は第３図に表わす。 次に行う第３図の回路の説明のために第１図の
第３バンクの感知及びロジツク・ブロツク１７を
取上げることにする。しかし、第３図はデコード
１１におけるROMアレイ３のアドレスされたセ
ルFET２６とアドレス・ゲートFET２７とを含
むように描いてある。第２図は、カレント・ミラ
ー２１、差動増幅器２２、及びレベル調節・増幅
器２３が検知及びロジツク・ブロツク１４，１
６，１７の本質的構成要素であるということを表
わしている。 単一のROMセルFET２６のｎデータ・ビツト
の記憶は前述の米国特許第4192014号の教示に従
つて達成することができる。この実施例の目的の
ために、FET２６として４チヤンネルが設けら
れ、その寸法は幅／長さ比（Ｗ／Ｌ比）５／２、
７／４、１／１及びFETチヤンネルなしのFET
構造でインピーダンスの増加がほぼ一様となるよ
う規定されている。対応する他のFETの寸法は
第３図に明快に表わしてある。デコードFET２
７の比較的大きな25／１のＷ／Ｌ比はアドレスさ
れるゲート装置の代表例であり、デコード１１の
FETすべてが同様である。これら寸法的因子は
その他ここで述べる設計的制約と同様に、寸法設
計基準、５ボルトのVDD及びｎチヤンネルFETに
よつて製造される複合ROMシステムとしては典
型的なものである。 前述の設計的制約と先行技術の教示との組合わ
せから当業者は、ラインVAで表わされる電気的
ノードはROMアレイ３がアドレスされたときに
は潜在的に４つの異なる電圧レベルを表わすこと
ができるということを認識するであろう。FET
２６のゲート電極に接続されているライン２５と
FET２７のゲート電極に接続されているライン
３０とがアドレスされて、VDDに等しい電圧によ
つて付勢されると、ラインVAの電圧は直列に接
続されているFET２６，２７，２８の相対的イ
ンピーダンスによつて定められる。製造中におけ
るエンハンスメント形FETの等しいドーピング
と、FETの飽和モード動作とは構造的寸法の１
つに対する関係を変換される。第３図の回路にお
いて、VAの電圧の大きさは、FET２６，２７，
２８によつてVDDを分圧した場合に、VDDから４
つの可能な異なるインピーダンス増分を有する
FET２６と固定の比較的低いインピーダンスを
有するFET２７との電圧降下分を差引いた電圧
である。ROMアレイ３からの情報の抽出はアド
レスされたROMセルに寸法的にプログラムされ
ているデータに対して規定されたFET２６に対
する応答に従つて、VAラインに現われた種々の
異なる電圧を利用することによつて行われる。 第３図の実施例ではカレント・ミラー・ブロツ
ク２１はゲート・ドレイン接続のFET２８によ
つて表わされる。C.M.R.FETと、C.M.FET２
９，３１，３２とそれらの負荷から成る３つの並
列バンクのC.M.回路１０，１５，２０とで構成
される。４つのC.M.FETすべてはコモン・ゲー
ト電極３５を共有する。この実施例においては、
FET２８，２９，３１，３２はそれらの寸法的
且つ機能的特性が大体等しいものと規定するとい
うことに注意しよう。Ｗ／Ｌ比５／１の選択は４
つのC.M.FET２８，２９，３１，３２すべてが
各バンクに表わしてある典型的な直列インピーダ
ンスが与えられたときに大体等しい電流が流れる
ということを保証する。これらの条件の下に、ラ
インVA，V1，V2及びV3の各電圧はカレント・ミ
ラー・ブロツク２１の各バンクに直列に接続され
ているインピーダンスに比例して異なる。 負荷FET３３，３４，３６の寸法は第３図に
FET２７として例示されているデコードFETと
ほぼ同じ寸法に選ばれて、カレント・ミラー・バ
ンク１０，１５，２０にデコードFETの影響を
再現しうるようにする。従つて、ラインV1，
V2V3の各電圧はROMアレイFET２６と負荷
FET３７，３８，３９、との間の寸法的差異に
比例した値だけVAと異なるようになる。もし、
製造処理が適切に行われた場合には、カレント・
ミラーの各バンクのFET３３及び３７のような
負荷FETの対は単一装置の有効な等価インピー
ダンスに一体化することができる。 この時点において、ラインVA，V1，V2，V3の
各電圧はすべて可変であり、後者の電圧V1，V2，
V3はROMアレイFET２６とそれらの夫々のC.
M.回路のインピーダンスとの両方によつて異な
るということを認識するべきである。すなわち、
FET２６のインピーダンスはFET２８を通る電
流とFET２８のゲート電圧とを設定する。FET
２８，２９，３１，３２の相互コンダクタンス
（transconductance）が大体等しいということは
FET２８を通る電流をカレント・ミラーの各バ
ンク１０，１５，２０で複製するということを意
味する。しかし、各バンクの負荷インピーダンス
は異なるものである、表１は上述した変量を考慮
して第３図に例示したFETの寸法に対する相対
的電圧の概要を示す。
この発明の一実施例を説明する。 第１図は、複合（composite）ROMアレイの
概略ブロツク図である。 第２図は、複合ROMアレイの感知及びロジツ
ク区分の概略ブロツク図である。 第３図は、感知区分の特徴を概略実施した電子
回路の図である。 第４図は、典型的ロジツク区分の概略ブロツク
図である。 発明を実施するための最良の形態 第１図は、前述の米国特許の一般的な教えに従
つた複合ROMシステム５の例示的実施例を描い
た図である。特に、行アドレス・バス１２と列ア
ドレス・バス１３のアドレス・ビツトにより、
夫々の行デコーダ４，６，７と列デコータ８，
９，１１によつて選ばれた３列（バンク）の
KX8ROMセル・アレイ１，２，３を表わす。各
列デコード８，９，１１の出力は単一のビツト・
ライン（すなわち、VA）に現われるが、その出
力はアドレスされたROMセルのFETチヤンネル
の幅対長さ（Ｗ／Ｌ）比に対応して電圧の大きさ
が変化するということを特徴とする。 この発明の焦点はアドレスされたFETチヤン
ネルのＷ／Ｌ比に対応するアナログ変動を２又は
それ以上のビツト・ラインに対する有効なデイジ
タル・データに変換する検知及びロジツク・ブロ
ツク１４，１６，１７に当てられる。補充デコー
ダ１８（第１図）は更にＺアドレス・バス１９の
アドレスに従つてデータを選択する。 この実施例は、各FETセルがD1及びD2のよう
な２ビツト・ラインにアクセスしうる２ビツトの
情報を記憶しうる複合（Composite）ROMシス
テムに使用することができるということが疑いな
くわかるであろう。故に、第１図に例示した構造
又は構成の点で、各KX8ROMアレイ１，２，３
の容量はKX16ROMアレイと機能的に等価であ
る。 第１図の複合ROMシステム５の構成はROM
の設計者の最終目的に従つて変化するようなその
他の設計的考慮の結果を反映する。例えば、
ROMセルをKX8に分けるグループ分けはチツプ
面積の利用を最高にするよう試みるROMの方形
レイアウトを全体的に優先するということによつ
てその影響を受けている。この実施例による好ま
しい配列は８バンク（列）の128×8ROMセル・
アレイである。 同様に、１アレイ当り８列の配列は他の設計的
考慮、すなわち複合ROMシステムの動作速度の
最良の効果を考慮した結果を例示したものであ
る。この場合、列の数は、検知及びロジツク・ブ
ロツクを追加することによつて失われるチツプ面
積とノード（すなわち第１図のノードVA）にお
ける容量性負荷を最少にするための努力との利害
損失の均衡をとるように決められる。次に続く説
明からわかるように、ROMセルを８列の個々の
バンク（列又は群）にグループ分けすることは各
感知及びロジツク・ブロツクのC.M.R.FETに接
続される容量性負荷を制限することになる。この
負荷のかかり合いは各感知及びロジツク・ブロツ
ク１４，１６，１７に対する単一の入力ラインが
各デコード・ブロツク８，９，１１からの単一の
出力に電気的に接続されている８個のアドレス
FETすべてのための共通ノードであるというこ
とを観察することによつて理解することができ
る。上記及びその他の設計的考慮は疑いなく関連
技術の当業者の知るところである。 第１図の感知及びロジツク・ブロツク１４，１
６，１７は第２図に詳細に表わしてある。この実
施例においては、各感知及びロジツク・ブロツク
はカレント・ミラー２１と、差動増幅器２２と、
レベル調節・増幅器２３とロジツク２４とを含
む。カレント・ミラー２１、差動増幅器２２及び
レベル調節・増幅器２３のための代表的集積回路
例は第３図に表わし、ブロツク２４に表わす作用
を実行するに最適なロジツク回路の一例は第４図
に表わす。 この発明の中心的特徴は、アナログ電圧の増加
分を識別して一般的なアナログ・デジタル変換に
より対応するバイナリ・データ・ビツトを発生す
るという検知及びロジツク・ブロツク１４，１
６，１７の能力にある。集積回路構造の回路構成
は第３図に表わす。 次に行う第３図の回路の説明のために第１図の
第３バンクの感知及びロジツク・ブロツク１７を
取上げることにする。しかし、第３図はデコード
１１におけるROMアレイ３のアドレスされたセ
ルFET２６とアドレス・ゲートFET２７とを含
むように描いてある。第２図は、カレント・ミラ
ー２１、差動増幅器２２、及びレベル調節・増幅
器２３が検知及びロジツク・ブロツク１４，１
６，１７の本質的構成要素であるということを表
わしている。 単一のROMセルFET２６のｎデータ・ビツト
の記憶は前述の米国特許第4192014号の教示に従
つて達成することができる。この実施例の目的の
ために、FET２６として４チヤンネルが設けら
れ、その寸法は幅／長さ比（Ｗ／Ｌ比）５／２、
７／４、１／１及びFETチヤンネルなしのFET
構造でインピーダンスの増加がほぼ一様となるよ
う規定されている。対応する他のFETの寸法は
第３図に明快に表わしてある。デコードFET２
７の比較的大きな25／１のＷ／Ｌ比はアドレスさ
れるゲート装置の代表例であり、デコード１１の
FETすべてが同様である。これら寸法的因子は
その他ここで述べる設計的制約と同様に、寸法設
計基準、５ボルトのVDD及びｎチヤンネルFETに
よつて製造される複合ROMシステムとしては典
型的なものである。 前述の設計的制約と先行技術の教示との組合わ
せから当業者は、ラインVAで表わされる電気的
ノードはROMアレイ３がアドレスされたときに
は潜在的に４つの異なる電圧レベルを表わすこと
ができるということを認識するであろう。FET
２６のゲート電極に接続されているライン２５と
FET２７のゲート電極に接続されているライン
３０とがアドレスされて、VDDに等しい電圧によ
つて付勢されると、ラインVAの電圧は直列に接
続されているFET２６，２７，２８の相対的イ
ンピーダンスによつて定められる。製造中におけ
るエンハンスメント形FETの等しいドーピング
と、FETの飽和モード動作とは構造的寸法の１
つに対する関係を変換される。第３図の回路にお
いて、VAの電圧の大きさは、FET２６，２７，
２８によつてVDDを分圧した場合に、VDDから４
つの可能な異なるインピーダンス増分を有する
FET２６と固定の比較的低いインピーダンスを
有するFET２７との電圧降下分を差引いた電圧
である。ROMアレイ３からの情報の抽出はアド
レスされたROMセルに寸法的にプログラムされ
ているデータに対して規定されたFET２６に対
する応答に従つて、VAラインに現われた種々の
異なる電圧を利用することによつて行われる。 第３図の実施例ではカレント・ミラー・ブロツ
ク２１はゲート・ドレイン接続のFET２８によ
つて表わされる。C.M.R.FETと、C.M.FET２
９，３１，３２とそれらの負荷から成る３つの並
列バンクのC.M.回路１０，１５，２０とで構成
される。４つのC.M.FETすべてはコモン・ゲー
ト電極３５を共有する。この実施例においては、
FET２８，２９，３１，３２はそれらの寸法的
且つ機能的特性が大体等しいものと規定するとい
うことに注意しよう。Ｗ／Ｌ比５／１の選択は４
つのC.M.FET２８，２９，３１，３２すべてが
各バンクに表わしてある典型的な直列インピーダ
ンスが与えられたときに大体等しい電流が流れる
ということを保証する。これらの条件の下に、ラ
インVA，V1，V2及びV3の各電圧はカレント・ミ
ラー・ブロツク２１の各バンクに直列に接続され
ているインピーダンスに比例して異なる。 負荷FET３３，３４，３６の寸法は第３図に
FET２７として例示されているデコードFETと
ほぼ同じ寸法に選ばれて、カレント・ミラー・バ
ンク１０，１５，２０にデコードFETの影響を
再現しうるようにする。従つて、ラインV1，
V2V3の各電圧はROMアレイFET２６と負荷
FET３７，３８，３９、との間の寸法的差異に
比例した値だけVAと異なるようになる。もし、
製造処理が適切に行われた場合には、カレント・
ミラーの各バンクのFET３３及び３７のような
負荷FETの対は単一装置の有効な等価インピー
ダンスに一体化することができる。 この時点において、ラインVA，V1，V2，V3の
各電圧はすべて可変であり、後者の電圧V1，V2，
V3はROMアレイFET２６とそれらの夫々のC.
M.回路のインピーダンスとの両方によつて異な
るということを認識するべきである。すなわち、
FET２６のインピーダンスはFET２８を通る電
流とFET２８のゲート電圧とを設定する。FET
２８，２９，３１，３２の相互コンダクタンス
（transconductance）が大体等しいということは
FET２８を通る電流をカレント・ミラーの各バ
ンク１０，１５，２０で複製するということを意
味する。しかし、各バンクの負荷インピーダンス
は異なるものである、表１は上述した変量を考慮
して第３図に例示したFETの寸法に対する相対
的電圧の概要を示す。
【表】
しきい値
表はROMアレイFET２６が１／１の寸法を
有する条件下で前述の形の複合ROMシステムに
対する模範的電圧群を提供するものである。表
の例におけるC.M.FETのしきい値電圧は約0.5V
であつた。 表 FET26の寸法 VA V1 V2 V3 １／１ 1.5 2.7 1.8 1.0 表の結果を見て、表に提供した電圧レベル
との比較関係を確認してみよう。 表及び表に表わす電圧関係はデコード１
１、カレント・ミラー２１及びROMアレイ３の
FETの設計を実施する本実施例におけるいくつ
かの一般的な設計的制約の影響を示している。第
３図において、２７のようなデコードFETと同
様、負荷FET３３，３４，３６は比較的小さな
インピーダンス値を持つように選ばれたが、C.
M.R.FET２８、及びC.M.FET２９，３１，３２
は低い値から中程度のインピーダンスを持つよう
に選ばれる。逆に、ROMアレイFET２６及び負
荷FET３７，３８，３９は比較的高いインピー
ダンスを持つように規定される。そのような制約
はすべてのC.M.FETの適切な電圧変化と適切な
電流レベルとを保証するものである。 各バンクのカレント・ミラー２１の３３及び３
７のような２つの負荷FETの直列接続は更に使
用するチツプ面積を小さくするためにそれら２つ
のインピーダンスを１つのFETに組み入れると
いうことが考えられる。しかし、それは可能かも
しれないが、寸法的特徴との関係が直線的ではな
いという影響を補償するよう注意を払わなければ
ならない。 第３図に例示したC.M.回路の構成の１つの特
徴的性質は前述の一般的な設計的制約を満足した
後にも残る設計的且つ製造上の自由度である。例
えば、C.M.R.FET２８及びC.M.FET２９，３
１，３２のしきい値電圧の値はそれら４つのすべ
てが比較的等しい限り相当変化することができる
ということに注意しよう。相互コンダクタンスに
ついても同様である。例えば、この実施例の回路
は０〜１ボルトの範囲のしきい値電圧を持つ
FETに設計されたときにも容易に動作可能であ
る。５ボルトのVDDを使用する従来の集積回路の
製造処理においては、ROMアレイ３、デコード
１１及びカレント・ミラー２１に利用されるエン
ハンスメント・モードFETのために公称0.5Vの
しきい値を規定するということに注意しよう。 先行技術とは逆に、この発明によるROMセル
の内容を検出するためのカレント・ミラーの実施
例では、固定された一組の基準電圧（抵抗分圧回
路で形成されるかもしれないような）とROM発
生電圧とを比較するものではなく、むしろ可変基
準電圧間の予め規定された関係を頼りとししてい
る。その結果、異なる電圧レベルを持つ集積回路
装置の製造に関連した臨界的な寸法及び処理公差
を考慮する必要がなく、それは隣接の及び構造的
類似の装置間の寸法的且つ処理の制約に有効に置
換えられることになる。 幸運にも、その後者の設計特性は集積回路に本
質的なものである。同じ半導体チツプ上に相対的
に極く接近し、共通の製造処理を受けた寸法が類
似のFETは原則的に大体同一の作用的特性を有
するということは一般に知られているところであ
る。第１図の複合ROMシステム５において、第
３図にも部分的に例示してあるように、負荷
FFET３７，３８，３９に対するROMアレイ
FET２６の接近は、寸法的特性はそれらのイン
ピーダンス及び相互コンダクタンスに反映すると
いうことを保証する。これらと同じ一貫性がデコ
ードFET２７についても負荷FET３３，３４，
３６と比較したときに当てはまるであろう。最も
注目するべきことは、C.M.R.FET２８がC.M.
FET２９，３１，３２に極く接近することは寸
法だけでなくしきい値電圧及びチヤンネル導電特
性についてもそれらの類似性を保証するというこ
とである。 ROMアレイ３のアドレスされたFET２６の相
対的寸法を決定するために、電圧VA、V1，V2，
V3を比較しなければならない。第３図で実施す
るように、その比較は３バンク個々の差動増幅回
路による差動増幅器２２で行われる。そのような
差動増幅器の構造的配置及び動作特性を相当常識
的なものであるから異なる面だけを特に説明す
る。その点に関し、負荷FET４１，４２，４３，
４４，４６，４７はデプリーシヨン・モード装置
であり、電流源FET４８，４９，５１も同様で
あるということに注意しよう。３つの並列バンク
の負荷及び電流源FET、即ちFET４１／４２，
４３／４４，４６／４７の寸法的差異はそれらの
高利得領域に対する差動FET５２／５３，５
４／５６，５７／５８の動作レベルをバイアスす
る。再び、そのような精細な点も一般的に業界で
周知である。 再び第３図において、差動増幅器２２からの３
本の出力線４５，５０，５５はブロツク２３のレ
ベル調節・増幅器の３つの並列バンクに接続され
る。図示のように、負荷FET５９，６１，６２
はデプリーシヨン・モード装置であり、反転
FET６３，６４，６６はエンハンスメント・モ
ード装置である。種々のFETの寸法的差異はか
なり小さいので利得を最大にし、バイアス・レベ
ルを省略するようになすことができる。 ラインＡ，Ｂ，Ｃに対するレベル調節・増幅器
２３からの３つの出力電圧は電圧VA，V1，V2及
びV3の相互比較のバイナリ表現である。表に
従つて、ラインＡ，Ｂ，Ｃに関係するバイナリ・
コードからアドレスされたROMアレイFETの寸
法が明らかになる。 ラインＡ，Ｂ，Ｃのバイナリ電圧から２ビツ
ト・ラインのバイナリ・データへの変換は表に
規定したロジツク関係に従つて行われる。 表 Ａ Ｂ Ｃ D1 D2 ０ ０ ０ ０ ０ ０ ０ １ ０ １ ０ １ １ １ １ １ １ １ １ ０ ラインD1及びD2のバイナリ出力信号は下記の
ブーリン代数方程式によつても数学的に定義され
る。 D1＝BC＋ABC＝Ｂ D2＝Ｃ＋BC＝Ｃ これらロジツク関係の回路の実施例は簡単なア
ンド及びオア・ゲートを使用して第４図に例示し
てある。ラインD1のための信号はラインＢのそ
れに等しい。D2の信号は入力がインバータ６８
及びラインＣの出力からくるアンド・ゲート６７
の出力である。 第１図に戻り、感知及びロジツク・ブロツク１
４，１６，１７からの各対の出力ライン（この実
施例ではD1及びD2のようなライン）は更にＺア
ドレス・バス１９のアドレスによつてデコード・
ブロツク１８による選択を受けるということを認
識しよう。先行技術においてもそうであるよう
に、デコード１８の必要性は“デコード出力”に
おけるビツト・ラインの本数と同様にそのデコー
ドに入るラインの本数によつて定まる。 以上、この発明を特定の実施例によつて説明し
たが、実際にこの発明はこの出願からわかるよう
に相当広い範囲を包含する。例えば、その一例と
して、第３図のFET２６のような各ROMアレイ
FETは論理上ｎビツトのデータを記憶する能力
を有する。そのデータを確認又は決定するために
は、例えば１４，１６，１７のような第１図の各
感知及びロジツク・ブロツクは電流鏡基準FET
２８（第３図）を計算に入れずに、2n−１バンク
の電流鏡FETと、2n−１バンクの差動増幅器と、
2n−１バンクのレベル調節・増幅器とを要求して
潜在的メモリー・セル・インピーダンス間の差異
を識別するようにさせればよい。その上、第３図
の回路の連続バンクの構造的且つ機能（又は作
用）的類似性はそれらの回路に対して接続される
バイアス電圧同様、この発明の本質的特徴を実施
することができる多くの変りうる構成の単なる１
つを例示したものであるということを認識するべ
きである。同様にして、第１図の点線は複合
ROMシステムを制限なく拡張することができる
ことを表わすものである。更に、この発明はイン
ピーダンス比較に関するものであるが、ROMア
レイについて一般的に行つていることは、当然、
インピーダンス比較のみに留まらずこの出願にも
適用されることは認識しうるであろう。
表はROMアレイFET２６が１／１の寸法を
有する条件下で前述の形の複合ROMシステムに
対する模範的電圧群を提供するものである。表
の例におけるC.M.FETのしきい値電圧は約0.5V
であつた。 表 FET26の寸法 VA V1 V2 V3 １／１ 1.5 2.7 1.8 1.0 表の結果を見て、表に提供した電圧レベル
との比較関係を確認してみよう。 表及び表に表わす電圧関係はデコード１
１、カレント・ミラー２１及びROMアレイ３の
FETの設計を実施する本実施例におけるいくつ
かの一般的な設計的制約の影響を示している。第
３図において、２７のようなデコードFETと同
様、負荷FET３３，３４，３６は比較的小さな
インピーダンス値を持つように選ばれたが、C.
M.R.FET２８、及びC.M.FET２９，３１，３２
は低い値から中程度のインピーダンスを持つよう
に選ばれる。逆に、ROMアレイFET２６及び負
荷FET３７，３８，３９は比較的高いインピー
ダンスを持つように規定される。そのような制約
はすべてのC.M.FETの適切な電圧変化と適切な
電流レベルとを保証するものである。 各バンクのカレント・ミラー２１の３３及び３
７のような２つの負荷FETの直列接続は更に使
用するチツプ面積を小さくするためにそれら２つ
のインピーダンスを１つのFETに組み入れると
いうことが考えられる。しかし、それは可能かも
しれないが、寸法的特徴との関係が直線的ではな
いという影響を補償するよう注意を払わなければ
ならない。 第３図に例示したC.M.回路の構成の１つの特
徴的性質は前述の一般的な設計的制約を満足した
後にも残る設計的且つ製造上の自由度である。例
えば、C.M.R.FET２８及びC.M.FET２９，３
１，３２のしきい値電圧の値はそれら４つのすべ
てが比較的等しい限り相当変化することができる
ということに注意しよう。相互コンダクタンスに
ついても同様である。例えば、この実施例の回路
は０〜１ボルトの範囲のしきい値電圧を持つ
FETに設計されたときにも容易に動作可能であ
る。５ボルトのVDDを使用する従来の集積回路の
製造処理においては、ROMアレイ３、デコード
１１及びカレント・ミラー２１に利用されるエン
ハンスメント・モードFETのために公称0.5Vの
しきい値を規定するということに注意しよう。 先行技術とは逆に、この発明によるROMセル
の内容を検出するためのカレント・ミラーの実施
例では、固定された一組の基準電圧（抵抗分圧回
路で形成されるかもしれないような）とROM発
生電圧とを比較するものではなく、むしろ可変基
準電圧間の予め規定された関係を頼りとししてい
る。その結果、異なる電圧レベルを持つ集積回路
装置の製造に関連した臨界的な寸法及び処理公差
を考慮する必要がなく、それは隣接の及び構造的
類似の装置間の寸法的且つ処理の制約に有効に置
換えられることになる。 幸運にも、その後者の設計特性は集積回路に本
質的なものである。同じ半導体チツプ上に相対的
に極く接近し、共通の製造処理を受けた寸法が類
似のFETは原則的に大体同一の作用的特性を有
するということは一般に知られているところであ
る。第１図の複合ROMシステム５において、第
３図にも部分的に例示してあるように、負荷
FFET３７，３８，３９に対するROMアレイ
FET２６の接近は、寸法的特性はそれらのイン
ピーダンス及び相互コンダクタンスに反映すると
いうことを保証する。これらと同じ一貫性がデコ
ードFET２７についても負荷FET３３，３４，
３６と比較したときに当てはまるであろう。最も
注目するべきことは、C.M.R.FET２８がC.M.
FET２９，３１，３２に極く接近することは寸
法だけでなくしきい値電圧及びチヤンネル導電特
性についてもそれらの類似性を保証するというこ
とである。 ROMアレイ３のアドレスされたFET２６の相
対的寸法を決定するために、電圧VA、V1，V2，
V3を比較しなければならない。第３図で実施す
るように、その比較は３バンク個々の差動増幅回
路による差動増幅器２２で行われる。そのような
差動増幅器の構造的配置及び動作特性を相当常識
的なものであるから異なる面だけを特に説明す
る。その点に関し、負荷FET４１，４２，４３，
４４，４６，４７はデプリーシヨン・モード装置
であり、電流源FET４８，４９，５１も同様で
あるということに注意しよう。３つの並列バンク
の負荷及び電流源FET、即ちFET４１／４２，
４３／４４，４６／４７の寸法的差異はそれらの
高利得領域に対する差動FET５２／５３，５
４／５６，５７／５８の動作レベルをバイアスす
る。再び、そのような精細な点も一般的に業界で
周知である。 再び第３図において、差動増幅器２２からの３
本の出力線４５，５０，５５はブロツク２３のレ
ベル調節・増幅器の３つの並列バンクに接続され
る。図示のように、負荷FET５９，６１，６２
はデプリーシヨン・モード装置であり、反転
FET６３，６４，６６はエンハンスメント・モ
ード装置である。種々のFETの寸法的差異はか
なり小さいので利得を最大にし、バイアス・レベ
ルを省略するようになすことができる。 ラインＡ，Ｂ，Ｃに対するレベル調節・増幅器
２３からの３つの出力電圧は電圧VA，V1，V2及
びV3の相互比較のバイナリ表現である。表に
従つて、ラインＡ，Ｂ，Ｃに関係するバイナリ・
コードからアドレスされたROMアレイFETの寸
法が明らかになる。 ラインＡ，Ｂ，Ｃのバイナリ電圧から２ビツ
ト・ラインのバイナリ・データへの変換は表に
規定したロジツク関係に従つて行われる。 表 Ａ Ｂ Ｃ D1 D2 ０ ０ ０ ０ ０ ０ ０ １ ０ １ ０ １ １ １ １ １ １ １ １ ０ ラインD1及びD2のバイナリ出力信号は下記の
ブーリン代数方程式によつても数学的に定義され
る。 D1＝BC＋ABC＝Ｂ D2＝Ｃ＋BC＝Ｃ これらロジツク関係の回路の実施例は簡単なア
ンド及びオア・ゲートを使用して第４図に例示し
てある。ラインD1のための信号はラインＢのそ
れに等しい。D2の信号は入力がインバータ６８
及びラインＣの出力からくるアンド・ゲート６７
の出力である。 第１図に戻り、感知及びロジツク・ブロツク１
４，１６，１７からの各対の出力ライン（この実
施例ではD1及びD2のようなライン）は更にＺア
ドレス・バス１９のアドレスによつてデコード・
ブロツク１８による選択を受けるということを認
識しよう。先行技術においてもそうであるよう
に、デコード１８の必要性は“デコード出力”に
おけるビツト・ラインの本数と同様にそのデコー
ドに入るラインの本数によつて定まる。 以上、この発明を特定の実施例によつて説明し
たが、実際にこの発明はこの出願からわかるよう
に相当広い範囲を包含する。例えば、その一例と
して、第３図のFET２６のような各ROMアレイ
FETは論理上ｎビツトのデータを記憶する能力
を有する。そのデータを確認又は決定するために
は、例えば１４，１６，１７のような第１図の各
感知及びロジツク・ブロツクは電流鏡基準FET
２８（第３図）を計算に入れずに、2n−１バンク
の電流鏡FETと、2n−１バンクの差動増幅器と、
2n−１バンクのレベル調節・増幅器とを要求して
潜在的メモリー・セル・インピーダンス間の差異
を識別するようにさせればよい。その上、第３図
の回路の連続バンクの構造的且つ機能（又は作
用）的類似性はそれらの回路に対して接続される
バイアス電圧同様、この発明の本質的特徴を実施
することができる多くの変りうる構成の単なる１
つを例示したものであるということを認識するべ
きである。同様にして、第１図の点線は複合
ROMシステムを制限なく拡張することができる
ことを表わすものである。更に、この発明はイン
ピーダンス比較に関するものであるが、ROMア
レイについて一般的に行つていることは、当然、
インピーダンス比較のみに留まらずこの出願にも
適用されることは認識しうるであろう。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/408,541 US4488065A (en) | 1982-08-16 | 1982-08-16 | Sensing and logic for multiple bit per cell ROM |
| US408541 | 1982-08-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59501427A JPS59501427A (ja) | 1984-08-09 |
| JPH041959B2 true JPH041959B2 (ja) | 1992-01-14 |
Family
ID=23616694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58502902A Granted JPS59501427A (ja) | 1982-08-16 | 1983-08-10 | 読出専用メモリ−を感知するインピ−ダンス比較器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4488065A (ja) |
| EP (1) | EP0116088B1 (ja) |
| JP (1) | JPS59501427A (ja) |
| DE (1) | DE3368477D1 (ja) |
| WO (1) | WO1984000840A1 (ja) |
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| EP4603910A1 (en) | 2024-02-16 | 2025-08-20 | FUJIFILM Business Innovation Corp. | Electrophotographic photoreceptor, process cartridge, and image forming apparatus |
| EP4603911A1 (en) | 2024-02-16 | 2025-08-20 | FUJIFILM Business Innovation Corp. | Electrophotographic photoreceptor, process cartridge, and image forming apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4603910A1 (en) | 2024-02-16 | 2025-08-20 | FUJIFILM Business Innovation Corp. | Electrophotographic photoreceptor, process cartridge, and image forming apparatus |
| EP4603911A1 (en) | 2024-02-16 | 2025-08-20 | FUJIFILM Business Innovation Corp. | Electrophotographic photoreceptor, process cartridge, and image forming apparatus |
Also Published As
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| JPS59501427A (ja) | 1984-08-09 |
| EP0116088A1 (en) | 1984-08-22 |
| DE3368477D1 (en) | 1987-01-29 |
| US4488065A (en) | 1984-12-11 |
| WO1984000840A1 (en) | 1984-03-01 |
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