JPS59501427A - 読出専用メモリ−を感知するインピ−ダンス比較器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 読出専用メモリーを感知する インピーダンス比較器 技術分野 この発明はインピーダンス比較器に関する。

背景技術 米国特許明細書第４．１９２，０１４号は各メモリー・セルがｎビットのデータ を記憶するよう、例えばｎ　−＝　２の場合者メモリー・セルは２ビ、トのデー タを記憶するように構成された電界効果トランジスタ・メモリー・セルのマトリ ックス・アレイを含む読出専用メモリー（ＲＯＭ　）を開示している。この既知 のＲＯＭを読出すためには、選ばれたセルは夫々の感知増幅器において一組の固 定基準電圧と比較される出力電圧を供給して夫々の基準電圧に対する感知電圧の 相対的大きさを決定することによって読出すようにしている。感知増幅器の出力 はアドレスされたＲＯＭセルに記憶されていたデータ・ビットを表わす出力信号 を供給するロジック・アレイに接続される。

発明の開示 この発明の目的は読出専用メモリーの読出に使用するに適したインピーダンス比 較器を提供することである。

故に、この発明によると、第１のノードに接続されたケ゛−ト電極及びドレイン 電極を持つ第１の電界効果トランジスタと、前記第１のノードに第１の未知イン ピーダンスを接続するカップリング手段と、前記第１のインピーダンスを通して 接続されて前記第１の電界効果トランジスタをバイアスする第１のバイアス手段 と、第２のインピーダンスと直列導通的に第２のノードを通して接続され、前記 第１の電界効果トランジスタのダート電極に接続されたケ゛−ト電極を持つ第２ の電界効果トランジスタと、前記第２のインピーダンスを通して接続された第２ の電源で前記第２の電界効果トランジスタをバイアスする第２のバイアス手段と 、前記第１のノードの電圧の振幅を前記第２のノードの電圧の振幅と比較して前 記第２のインピーダンスに対する前記第１のインピーダンスの相対的大きさを決 定するようになしだ比較装置とを含むインピーダンス比較器を提供するものであ る。

この発明によるインピーダンス比較器の利点は高度の正確性をもって比較を達成 する能力があることである。

この発明の好ましい実施例を簡単に要約すると、米国特許第４，１９２，０１４ 号に記載されている構造に従ってここに例示しだセル当シ多ビットＲＯＭからの テ゛コードされだ出力は電流鏡基準（ｃｕｒｒｅｎｔ　ｍ１ｒｒｏｒ　ｒｅｆｅ ｒｅｎｃｅ）ＦＥＴの共通に接続されたケ゛−ト及びドレイン電極に接続される 。電流鏡基準ＦＥＴのゲート電極は各回路が電流鏡（ｃｕｒｒｅ　１ｒｒｏｒ　 ）　ＦＥＴと直列に接続された増加ｔｍ 的に区別できるインピーダンスとを有する１列（パンク）の２ｎ−１電流鏡回路 に接続される。各電流鏡列は電流鏡基準ＦＥＴの両端の電圧を対応するバンク（ 列又は群−ｂａｎｋ　）の電流鏡ＦＥＴの電圧と比較するに適した差動増幅器が その後に接続される。連続する各列の直列インピーダンスの選択を適切に行って 、差動増幅器がＲＯＭアレイの各メモリー・セルＦＥＴで可能な異なる２ｎ−１ ’ｌンーーダンス・レベルを区別することができるようにする。その後、ロジッ ク回路が差動増幅器からのバイナリ出力をデコードして、アドレスされたＲＯＭ セルに記憶されていたｎビットのデータの実際のバイナリ構成を決定する。ここ に実現した電流鏡構造の正確性は大体においてずへての電流鏡ＦＥＴの大きさ及 び動作特性がわずかな処理の変動に関係なく、位置の接近及び処理環境によって 非常に一舅性があるという事実の寄与によるものである。

図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発明の一実施例を説明する。

第１図は）複合（ｃｏｍｐｏｓｉ　ｔｅ　）　ＲＯＭアレイの概略７１　Ｄ４ ツク図である。

第２図、ば、複合ＲＯＭアレイの感知及びロジック区分の概略ブロック図である 。

第３図は、感知区分の特徴を概略実施した電子回路の図である。

第４図は、典型的ロジック区分の概略ブロック図である。

発明を実施するだめの最良の形態 第１図は、前略の米国特許の全体的教示による複合ＲＯＭシステム５の例示的実 施例を描いた図である。特に、行アドレス・バス１２と列アドレス・バス１３の アドレス・ビットにより、夫々の行デコーダ４，６゜７と列デコーダ８．９．１ １によって選ばれた３列（パンク）のＫＸ　８　ＲＯＭセル・アレイ１，２．３ を表わす。各列デコード８　、９　、１．１の出力は単一のビット・ライン（す なわち、ｖＡ）に現われるが、その出力はアドレスされたＲＯＭセルのためのＦ ＥＴチャンネルに規定された幅対長さくＷ／Ｌ　）比に対応する電圧振幅の変化 性を有するということを特徴とする。

この発明の焦点はアドレスされたＦＥＴチャンネルのＷ／Ｌ比に対応するアナロ グ変動を２又はそれ以上のビット・ラインに対する有効なディジタル・データに 変換する感知及びロジック・ブロック１４．１６，１？に当てられる。補充デコ ーダ１８（第１図）は更に２５　待人昭５９−５０１４２７　（３）アドレス・ バスＪ９のアドレスに従ってデータを選択する。

この実施例においては、各ＦＥＴセルがＤｌ及びＤ２のような２ビ、ト・ライン にアクセスしうる２ビツトの情報を記憶する能力があるような複合（Ｃｏｍｐｏ ｓｉｔｅ）ＲＯＭシステムの使用が知覚できるということが疑いなくわかるであ ろう。故に、第１図に例示した構造又は構成の点で、各ＫＸ　８　ＲＯＭアレイ １，２．３の容量はＫＸ　］　６　ＲＯＭアレイと機能的に等価である。

第１図の複合ＲＯＭシステム５の組織ｉｄ　ＲＯＭの設計者の最終目的に従って 変化するその他の設計的考慮の結果を反映する。例えば、ＲＯＭセルのＫＸ８に 分けるグループ分けはチップ面積の利用を最高にするよう試みるＲＯＭの方形レ イアウトを全体的に優先するということによってその影響を受ける。この実施例 による好ましい配列は８バンク例）の１２８Ｘ８ＲＯＭセル・アレイである。

同様に、１アレイ当シ８列の配列は他の設計的考慮、すなわち複合ＲＯＭシステ ムの動作速度の最良の効果を考慮した結果を例示したものである。この場合、列 の数は追加の感知及びロジック・ブロックによって失われるチップ面積とそれに 対して臨界的なノード（すなわち第１図のノードｖＡ〕における容量性負荷を最 少にするだめの努力とを平衡したものである。次に続く説明かられかるように、 ＲＯＭセルを８列の個々のバンク（列又は群〕にグループ分けすることは各感知 及びロジック・ブロックの電流鏡基準ＦＥＴに接続される容量性負荷を制限する ことになる。この負荷のががシ合いは各感知及びロジック・ブロック１４，１６ ．１７に対する単一の入力ラインが各デコード・ブロック８゜９．１１からの単 一の出力に電気的に接続された８個のアドレスＦＥＴ′−ｆべてのための共通ノ ードであるということを観察することによって理解することができる。

上記及びその他の設計的考慮は疑いなく関連技術の当業者の知るところである。

第１図の感知及びロジック・ブロック］、　４　、１６　。

１７は第２図に詳細に表わしである。この実施例においては、各感知及びロジッ ク・ブロックは電流鏡２１と、差動増幅器２２と、レベル調節・増幅器２３とロ ジック２４とを含む。電流鏡２１、差動増幅器２２及びレベル調節・増幅器２３ のための代表的集積回路例は第３図に表わし、ブロック２４に表わす作用を実行 するに最適なロジック回路の一例は第４図に表わす。

この発明の中心的特徴は一般的意味でアナログ−ディジタル変換というアナログ 電圧の増分的に異なるレベル間を微分して対応するバイナリ・データ・ビットを 発生するという感知及びロジック・ブロック１４゜１６．１７の能力にある。集 積回路構造の回路構成は第３図に表わす。

次に行う第３図の回路の説明のために第１図の第３バンクの感知及びロジック・ ブロック１７を取上げることにする。しかし、第３図はデコード］１におけるＲ ＯＭアレイ３のアドレスされたセルのだめのＦＥＴ　２６と列アドレスＦＥＴ　 ２７とを含むように描いである。第２図を見ると、その電流鏡２１、差動増幅器 ２２、及びレベル調節・増幅器２３は感知及びロジック・ブロック１４　、　Ｌ ６　、１７の本質的構成要素であるということを表わす。

単一のＲＯＭセルＦＥＴ　２６のｎデータ・ビットの記憶は前述の米国特許第４ ，１９２，０１４号の教示に従って達成することができる。この実施例の目的の ために、４チヤンネルが設けられ、その寸法は５／２　、７／４　、１／１及び ＦＥＴチャンネルなしのＷ／Ｌ比を持っＦＥＴ構造によるインピーダンスのほぼ 一様な増加によって規定される。

対応する他のＦＥＴの寸法は第３図に明快に表わしである。デコードＦＥＴ　２ ７の比較的大きな２５／１のＷ／Ｌ比はアドレスされるダート装置の代表的なも のであシ、デコード１１のＦＥＴすべてが同様である。これら寸法的因子はその 他ここで述べる設計的制約と共にその時の寸法に対する設計規準及び５ポルトの ■ＤＤを有するｎチャンネルＦＥＴによって製造される複合ＲＯＭシステムに対 しては典型的なものである。

前述の設計的制約と先行技術の教示との組合わせから当業者は、ラインｖＡで表 わされる電気的ノードはＲＯＭアレイ３がアドレスされたときには潜在的に４っ の異なる電圧レベルを表わすことができるということを認識するであろう。ＦＦ Ｉ：Ｔ　２６のゲート電極に接続されているライン２５とＦＥＴ　２７のケ゛− ト電極に接続されているライン３０とがアドレスされて、大体ｖＤＤに等しい電 圧によって付勢されると、ラインｖＡの電圧は直列に接続されているＦＥＴ　２ ６　、２７　、２８の相対的インピーダンスによって定められる。製造中におけ るエンハンスメント形ＦＥＴの等しいドーピングと、ＦＥＴの飽和モード動作と は構造的寸法の１つに対する関係を変化する。第３図の回路において、■Ａの電 圧の太きさはＦＥＴ　２８と共に４つの可能な異なるインピーダンス増分を有す るＦＥＴ　２６と固定の比較的低いインピーダンスを有するＦＥＴ　２７とによ ってＶＤＤ電圧を分圧した場合にＦＥＴ　２６とＦＥＴ　２７の電圧降下分を差 引いたＦＥＴ　２８の電圧降下に等しい。ＲＯＭアレイ３からの情報の抽出はア ドレスされたＲＯＭセルに寸法的にプログラムされているデータに対して規定さ れたＦＥＴ　２６に対する応答に従って、ＶＡラインに現われだ種々の異なる電 圧を利用することによって行われる。

第３図で実施しだ構成に従って、電流鏡ブロック２１はゲート−ドレイン接続の ＦＥＴ　２８によって表わされる電流鏡基準ＦＥＴと、電流鏡ＦＥＴ　２９　、 ３１　。

３２と共にそれらの負荷から成る３つの並列バンクの電流鏡回路１０，１５．２ ０とで構成される。４つのＩｔ　流鏡ＦＥＴすべてはコモン・ダート電極３５を 共有する。この実施例においては、ＦＥＴ　２８　、２９　、３１　。

３２はそれらの寸法的且つ機能的特性が大体等しいものと規定するということに 注意しよう。Ｗ／Ｌ比５／１の選択は４つの電流鏡ＦＥＴ　２８　、２９　、３ １　、３２すべてが各パンクに表わしである典型的な直列インピーダンスが与え られたときに大体等しい電流が流れるということを保証する。これらの条件の下 に、ラインＶＡ　＋Ｖ　１　＋　Ｖ　２及びＶ３の各電圧は電流鏡ブロック２１ の各パンクに直列に接続されているインピーダンスに比例して異る。

負荷ＦＥＴの寸法は第３図のＦＥＴ　２７に例示されているデコード蝕Ｔに大体 等しく選ばれて、電流鏡パンク１０．１５．２０にその影響を再現しうるように する。

従って、ラインＶ＋　、Ｖ２　、Ｖ３の各電圧はＲＯＭアレイＦＥＴ　２６と負 荷ＦＥＴ３７　、３８　、３’９との間の寸法的差異に比例した値だけ■いと異 々るようになる。もし、製造処理が適切に行われた場合には、ＦＥＴ３３及び３ ７のような電流鏡の各パンクの負荷ＦＥＴ対は単一装置の有効な等価インピーダ ンスに一体化することができる。

この時点において、ラインＶＡ＋　Ｖ　ｌｈ　Ｖ　２　１　Ｖ　３　の各電圧は すべて可変であシ、後者の電圧ｖ１　ｓ　ｖ、、ｔｖ３はＲＯＭアレイＦＥＴ　 ２６とそれらの夫々の電流鏡回路のインピーダンスとの両方によって異なるとい うことを認識するべきである。すなわち、ＦＥＴ２６のインピーダンスはＦＥＴ 　２８を通る電流とＦＥＴ　２８のケ゛−ト電圧とを設定する。ＦＥＴ２８．２ ９．３１．３２のだめの相互コンダクタンス（ｔｒａｎｓｃｏｎｄｕｃｔａｎｃ ｅ　）が大体等しいということはＦＥＴ　２８を通る電流を電流鏡の各パンク１ ’０，１５．２０で反覆複製するということを意味する。しかし、各パンクの負 荷インピーダンスは異なるものである。表１はその変量を考慮して第３図に例示 しだＦＥＴの寸法に対する相対的電圧の要約を含むＯ 表ｎはＲＯＭアレイＦＥＴ　２６が１／１の寸法を有する条件下で前述の形の複 合ＲＯＭシステムに対する模範的電圧群を提供するものである。表Ｈの例におけ る電流鏡ＦＥＴのしきい値電圧は約０．５　Ｖであった。

表１の結果を見て、表Ｉに提供した電圧レベルとの比較関係を確認してみよう。

表■及び表■に表わす電圧関係はデコードｊ１、電流鏡２１及びＲＯＭアレイ３ のＦＥＴの設計を行うためにこの実施例で利用されたある一般的な設計的制約の 影響を例示しである。第３図において、２７のようなデコードＦＥＴと同様、負 荷ＦＥＴ　３３　、３４　、３６は比較的小さなインピーダンス値を持つように 選ばれたが、電流鏡基準ＦＥＴ　２８及び電流鏡ＦＥＴ　２９　、３１　、３２ は中程度に低いインピーダンスを持つように選ばれた。

逆に、ＲＯＭアレイＦＥＴ　２６及び負荷ＦＥＴ　３７　、３８　。

３９は比較的高いインピーダンスを持つように規定された。そのような制約はす べての電流鏡ＦＥＴの適当な電流レベル及び適切な電圧の変動を保証するもので ある。

各パンクの電流鏡２１の３３及び３７のような２つの負荷ＦＥＴの直列接続は更 に使用するチップ面積を小さくするためにそれらのインピーダンスを単一のＦＥ Ｔに結合するということを提案する。それは可能かもしれないが、その結果は寸 法的特徴に直線的関係ではないということを補償するよう注意を払わなければな らない。

第３図に例示した電流鏡回路の構成の１つの特徴的性質は前述の一般的々設計的 制約を満足した後にも残る設計的且つ製造上の自由度である。例えば、電流鏡基 準ＦＥＴ　２８及び電流鏡ＦＥＴ　２９　、３１　、３２のためのしきい値電圧 の値はそれら４つすべてが比較的等しい限り相当変化することができるというこ とに注意しよう。相互コンダクタンスについても同様である。例えば、この実施 例の回路はＯ〜１ボルトの範囲のしべい値電圧を持つＦＥ’ｌ’に設計されたと きにも容易に動作可能である。５ボルトの■ＤＤを使用する従来の集積回路の製 造処理においては、ＲＯＭアレイ３、デコード１１及び電流鏡２１に利用される エンハンスメント・モードＦＥＴのだめに公称０．５Ｖのしきい値を規定すると いうことに注意しよう。

先行技術とは逆に、この発明によるＲＯＭセルの内容を検出するだめの電流鏡の 実施例では固定された一組の基準電圧（抵抗分圧回路で形成されるかもしれない ような）とＲＯＭ発生電圧とを比較するものではなく、むしろ可変基準電圧間の 予め規定された関係を頼りとしている。その結果、異なる電圧レベルを持つ集積 回路装置の製造に関連した臨界的な寸法及び処理公差を考慮する必要がなく、そ れは隣接の及び構造的類似の装置間の寸法的且つ処理の制約に有効に置換えられ ることになる。

幸運にも、その後者の設計特性は集積回路に本質的なものである。同じ半導体チ ップ上に相対的に極く接近し、共通の製造処理を受けた寸法が類似のＦＥＴは原 則的に大体同一の作用的特性を有する吉いうことは一般に知られているところで ある。第１図の複合ＲＯＭシステム５において、第３図にも部分的に例示しであ るように、負荷ＦＥＴ　３７　、３８　、３９に対するＲＯＭアレイＦＥＴ　２ ６の接近は、寸法的特性はそれらのインピーダンス及び相互コンダクタンスに反 映するということを保証する。これと同じ一貫性がデコードＦＥＴ　２７につい ても負荷ＦＥＴ　３３　、３４　、３６と比較したときに当ては捷るであろう。

最も注目するべきことは、電流鏡基準ＦＥＴ　２８が電流鏡ＦＥＴ　２９　、３ １　、３２に極く接近することは寸法だけで々くしきい値電圧及びチャンネル導 電特性についてもそれらの類似性を保証するということである。

ＲＯＭアレイ３のアドレスされたＦＥＴ　２６の相対的寸法を決定するために、 電圧ＶＡ　＋　”　Ｉ　＋　ｖ２　＋　ｖ３　を比較しんければならない。第３ 図で実施するように、その比較は３バンク個々の差動増幅回路にょる差動増幅器 ２２で行われる。そのよう々差動増幅器の構造的配置及び動作特性は相当常識的 なものであるから異なる面だけを特に説明する。その点に関し、負荷ＦＥＴ　４ 　］、　。

４２．４３，４４，４６．４７はデプリーション・モード装置であり、電流源Ｆ ＥＴ　４．８　、４９　、５１も同様であるということに注意しよう。３つの並 列バンクの負荷及び電流源ＦＥＴ、すなわちＦＥＴ４１／４２　、４３／４４　 。

４６／４７の寸法的差異はそれらの高利得領域に対する差動ＦＥＴ　５２１５３ 　、５４１５６　、５７１５８の動作レベルをバイアスする。再び、そのような 精細々点も一般的に業界で周知である。

再び第３図において、差動増幅器２２がらの３本の出力線４５，５０．５５はブ ロック２３のレベル調節・増幅器の３つの並列パンクに接続される。図示のよう に、負荷ＦＥＴ　５９　、６１　、６２はデプリーション・モード装置であり、 反転ＦＥＴ　６３　、６４　、６６はエンハンスメント・モード装置である。種 々のＦＥＴの比較的二次的な寸法的差異は利得を最大にし、バイアス・レベルを 省略するようになすことができる。

ラインＡ、Ｂ、Ｃに対するレベル調節・増幅器２３からの３つの出力電圧は電圧 ＶＡ　＋　Ｖ　＋　ｒ　ｖ２及び７３間の相対的比較のバイナリ表現である。表 Ｉによると、ラインＡ、Ｂ、Ｃに関係するバイナリ・コードはアドレスされたＲ ＯＭアレイＦＥＴの寸法を規定又は明示する。

ラインＡ、Ｂ、Ｃのバイナリ電圧から２ビツト・ラインのバイナリ・データへの 変換は表■に規定したロジック関係に従って行われる。

ラインＤ１及びＤ２のバイナリ出力信号は下記のブーリン代数力程式によっても 数学的に定義される。

Ｄ　、、　＝　ＡＢＣ十ＡＢＣ＝　Ａにれらロジック関係の回路の実施例は簡単 なアンド及びオア・ダートを使用して第４図に例示しである。

ラインＤ、のだめの信号はライ・ンＢのそれに等しい。

Ｄ２の信号は入力がインバータ６８及びラインＣの出力からくるアンド・ゲート ６７の出力である。

第１図に戻り、感知及びロジック・ブロック１４゜１６、・１７からの各対の出 力ライン（ξの実施例ではＤｌ及びＤ２のよう々ライン）は更にＺアドレス・パ ス１９のアドレスによってデコード・ブロック１８による選択を受けるというこ とを認識しよう。先行技術においてもそうであるように、デコード１８の必要性 は″デーク出力″′におけるビット・ラインの本数と同様にそのデコードに入る ラインの本数によって定まる。　。

以上、この発明を特定の実施例によって説明したが、実際にこの発明はこの出願 かられかるように相当広い範囲を包含する。例えば、その−例として、第３図の ＦＥＴ　２６のような各ＲＯＭアレイＦＥＴは理論上ｎビットのデータを記憶す る能力を有する。そのデータを確認又は決定するためには、例えば１４，１６． １７のような第１図の各感知及びロジック・ブロックは電流鏡基準ＦＥＴ　２８ 　（第３図）を計算に入れずに、２ｎ−１バンクの電流鏡ＦＥＴと、２ｎ−１バ ンクの差動増幅器と、２°−１バンクのレベル調節・増櫂器とを要求して潜在的 メモリー・セル・インピーダンス間の差異を識別するようにさせればよい。その 上、第３図の回路の連続パンクの構造的且つ機能（又は作用）的類似性はそれら の回路に対して接続されるバイアス電圧同様、この発明の本質的特徴を実施する ことができる多くの変りうる構成の単なる１つを例示しだものであるということ を認識するべきである。同様にして、第１図の点線は複合ＲＱＭシステムを制限 なく拡張することができることを表わすものである。更に、この発明はインピー ダンス比較に関するものであるが、ＲｏＭアレイについて一般的に行っているこ とは、当然、インピーダンス比較のみに留まらずこの出願にも適用されることは 認識しうるであろう。

ＦＩＧ、　１ ＦＩＧ、４

Claims (1)

1. 【特許請求の範囲】 １　第］のノード（ＶＡ）に接続されたゲート及びドレイン電極を有する第１の 電界効果トランシフタ（２８）と、前記第１のノード（ＶＡ）に第１の未知イン ピーダンス（２６）を接続するカップリング手段（２７）と、前記第１のインピ ーダンス（２６）を通して接続された第１の電源によって前記第１の電界効果ト ランジスタ（２８）をバイアスする第１のバイアス手段と、第２のノード（Ｖｌ 　＞を通して第２のインピーダンス（３７）と直列導通に接続され、前記第１の 電界効果トランジスタ（２８）のゲート電極に接続されたゲート電極を持つ第２ の電界効果トランジスタ（２９）と、前記第２のインピーダンス（３７）を通し て接続された第２の電源によって前記第２の電界効果トランジスタ（２９）をバ イアスする第２のバイアス手段と、前記第１のノード（ＶＡ）の電圧の振幅と前 記第２のノード（Ｖｌ　）の電圧の振幅とを比較して前記第２のインピーダンス （３７）に対する前記第１のインピーダンス（２６）の相対的大きさを決定する ようになした比較装置（４］　、４．２．４Ｂ、５２．５３）とを含むことを特 徴とするインピーダンス比較器。 ２　第３のノード（ｖ２　）を通して第３のインピーダンスと直列導通に接続さ れ、前記第１の電界効果トランシフタ（２８）のゲート電極に接続されたダート 電極を持つ第３の電界効果トランジスタ（３１）と、前記第３のインピーダンス （３８）を通して接続された第３の電源によって前記第３の電界効果トランジス タ（３１）をバイアスする第３のバイアス手段と、前記第３のノード（■２　） の電圧の振幅と前記第１のノード（ＶＡ）の電圧の振幅とを比較するようになし た第２の比較装置（４３，４４，４９，５４，５６）とを含む請求の範囲１項記 載のインピーダンス比較器。 ３　”合計２ｎの電界効果トランシフタ（２８，２９゜３］、３２）と、２ｎの インピーダンス（２６，３７〜３９）と　２ｎの電源と、電界効果トランジスタ のダート電極すべての共通接続と、前記２ｎのノード（ＶＡ。 Ｖｌ　＋　ｖ２１　ｙ３）の電圧の振幅を比較する比較手段２２とを含み、ｎ　 〉２、特許請求の範囲２項記載のインピーダンス比較器。 ４　前記２ｎの電源は大体等しい電圧を提供する請求の範囲３項記載のインピー ダンス比較器。 ５　前記比較手段（２２）は前記第１のノード（ｖＡ）以外の２ｎ−１の／−ド （Ｖｌ　、Ｖ２　ｓＶ３　）（Ｄ各Ｉｚに対する前記第１のノード（ＶＡ）の電 圧の比較振幅に対応するバイナリ出力信号を発生するようになした請求の範囲４ 項記載のインピーダンス比較器。 ６　前記２ｎの電界効果トラン、シフタ（２８，２９゜３１．３２）は大体等し い寸法及び動作特性を有するものである請求の範囲５項記載のインピーダンス比 較器。 ７　前記比較手段（２２）に接続され、前記第１のインピーダンス（２６）以外 の２ｎ−１のインピーダンス（３７〜３９）に対する前記第１のインピーダンス （２６）の大きさに対応するバイナリ出力信号を発生するようになしたロジック 回路手段（２４）を含む請求の範囲６項記載のインピーダンス比較器。 ８　前記第１のインピーダンスはｎ個の潜在的に異なる値を有するＲＯＭセル電 界効果トランジスタ（２６）の実効インピーダンスであシ、前記第１の電界効果 トランジスタ（２８）は電流鏡構造として動作可能な残シの２ｎ−１電界効果ト ランジスタ（２９，３１，３２）のだめの基準となる請求の範囲７項記載のイン ピーダンス比較器。 ９　前記第２の及びそれ以下に続くインピーダンスはデコード電界効果トランジ スタ（２７）と前記ＲＯＭセル電界効果トランノスシフ２６）との直列組合わせ を夫々反覆複製した対の直列接続電界効果トランジスタ（例えば、３３．３７） を含む請求の範囲８項記載のインピーダンス比較器。 １０前記電界効果トランジスタと前記インピーダンスと前記ＲＯＭセルとは共通 に製造される半導体ウェハに物理的に極く接近して設けられる請求の範囲９項記 載のインピーダンス比較器。