JPH04196000A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH04196000A JPH04196000A JP2323037A JP32303790A JPH04196000A JP H04196000 A JPH04196000 A JP H04196000A JP 2323037 A JP2323037 A JP 2323037A JP 32303790 A JP32303790 A JP 32303790A JP H04196000 A JPH04196000 A JP H04196000A
- Authority
- JP
- Japan
- Prior art keywords
- update
- storage device
- information
- data
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的と消去及び、書き込み可能な不揮発性記
憶装置に関する。
憶装置に関する。
第２図に、従来の電気的に書き込み及び消去が可能な記
憶装置のブロック図を示す、コントローラＩＦｉ、ＣＰ
Ｕなどのプロセッサ及び上位コントローラ（以下、略し
てＣＰＵ＠と記す）からチップイネーブル、ライトイネ
ーブル、アウトプットイネーブルなどの制御信号１０、
アドレス信号１１を受は取り、記憶装置の記憶部２忙対
して消去、書き込み、読み出しなどの制御を行う、ｆき
込み時、記憶部２はデータラッチ３から、−旦、ラッチ
されたデータバス１２上のデータをコントローラ１に指
示された場所に保存する（ただし、コントコーラ１に指
示された場所が書き込み禁止エリアであった場合には書
き込みは行われない）、！！ｌ！み出し時、記憶部２１
−ｔコントローラ１に指示された場所だ保存されている
データをデータラッチ３に出力し、データラッチ３は上
記データを一旦ラッチしデータバス１２上に出力する。
憶装置のブロック図を示す、コントローラＩＦｉ、ＣＰ
Ｕなどのプロセッサ及び上位コントローラ（以下、略し
てＣＰＵ＠と記す）からチップイネーブル、ライトイネ
ーブル、アウトプットイネーブルなどの制御信号１０、
アドレス信号１１を受は取り、記憶装置の記憶部２忙対
して消去、書き込み、読み出しなどの制御を行う、ｆき
込み時、記憶部２はデータラッチ３から、−旦、ラッチ
されたデータバス１２上のデータをコントローラ１に指
示された場所に保存する（ただし、コントコーラ１に指
示された場所が書き込み禁止エリアであった場合には書
き込みは行われない）、！！ｌ！み出し時、記憶部２１
−ｔコントローラ１に指示された場所だ保存されている
データをデータラッチ３に出力し、データラッチ３は上
記データを一旦ラッチしデータバス１２上に出力する。
消去時には、記憶部２のデータをある一定の値に書き換
える。
える。
このような揮発性記憶装置に関しては、％開昭６３−３
０３４４７号公報に記載の半導体集積回路装置がある。
０３４４７号公報に記載の半導体集積回路装置がある。
上記従来技術では不揮発性記憶装置の長期使用における
信頼比について考慮がされておらず、更新回数がわから
ないまま何回も更新作業を繰シ返すことにより、不揮発
性記憶装置の記憶部が劣化してしまい、書き込んだデー
タを保持できないという問題が生じる可能性があった。
信頼比について考慮がされておらず、更新回数がわから
ないまま何回も更新作業を繰シ返すことにより、不揮発
性記憶装置の記憶部が劣化してしまい、書き込んだデー
タを保持できないという問題が生じる可能性があった。
一般Ｋｉｄメーカが保証している規定回数を越えたから
といって、すぐにデータの保持が不可能になるというわ
けではないが、パソコンなどのファイル装置としてこれ
らの記憶装置を用いた場合に、過去の更新回数を知るこ
となしにメー刀保証の更新回数をはるかに越えた場合Ｖ
ｃＦｉデータの保持は難しい。
といって、すぐにデータの保持が不可能になるというわ
けではないが、パソコンなどのファイル装置としてこれ
らの記憶装置を用いた場合に、過去の更新回数を知るこ
となしにメー刀保証の更新回数をはるかに越えた場合Ｖ
ｃＦｉデータの保持は難しい。
本発明の目的は、過去にどのくらい更新作業を行なった
かを知る手段を提供することにより、記憶装量が不良と
なる前に対策をできるようにすることにある。
かを知る手段を提供することにより、記憶装量が不良と
なる前に対策をできるようにすることにある。
上記目的を達成するために、本発明は電気的に書き込み
及び消去可能な不揮発性記憶装置ＶｃＪ！新作業新作業
種数情報する手段を設ける。
及び消去可能な不揮発性記憶装置ＶｃＪ！新作業新作業
種数情報する手段を設ける。
また、上記記憶装置の更新作業回数情報を記憶する手段
に、更新作業回数を計数する手段を設ける。
に、更新作業回数を計数する手段を設ける。
また、上記記憶装置の更新作業回数情報を記憶する手段
に、予めメーカが保証する更新回数またはそれに準する
情報（以下略して規定回数と記す）を記憶する手段と比
較手段を設け、さらＫ、更新作業が上記規定回数を越え
たことを報告する手段を設ける。
に、予めメーカが保証する更新回数またはそれに準する
情報（以下略して規定回数と記す）を記憶する手段と比
較手段を設け、さらＫ、更新作業が上記規定回数を越え
たことを報告する手段を設ける。
また、上記記憶装置の更新作業回数情報を記憶する手段
に、上記規定回数を越えた場合に次回からの更新作業を
禁止する手段を設ける。
に、上記規定回数を越えた場合に次回からの更新作業を
禁止する手段を設ける。
ＣＰ Ｕ ＠は上記不揮発性記憶装置に対して更新作業
を行かうとき、上記不揮発性記憶装置の記憶部に対して
データの消去、書き込みを行なう前（あるいは同時、ま
たＦｉ後）に上記更新作業回数情報を記憶する手段から
上記更新作業回数情報を読み出し上記規定回数を越えた
かどうかの判断を行なう。ＣＰＵ側が規定回数内と判断
したときには、上記不揮発性記憶装置の記憶部に対して
データの消去、書き込みを行なった後、更新作業回数情
報を＋１して記憶手段に再格納する。
を行かうとき、上記不揮発性記憶装置の記憶部に対して
データの消去、書き込みを行なう前（あるいは同時、ま
たＦｉ後）に上記更新作業回数情報を記憶する手段から
上記更新作業回数情報を読み出し上記規定回数を越えた
かどうかの判断を行なう。ＣＰＵ側が規定回数内と判断
したときには、上記不揮発性記憶装置の記憶部に対して
データの消去、書き込みを行なった後、更新作業回数情
報を＋１して記憶手段に再格納する。
また、上記記憶装置の更新作業回数情報を記憶する手段
に更新作業の回数を計数する手段を設けた場合、ＣＰＵ
＠は上記不揮発性記憶装置に対して更新作業を荷重う際
に上記情報を読み出し、上記規定回数を越えたかどうか
を判断する。更新可のとき、上記更新作業の回数を計数
する手段は、ｃｐｕ＠が上記不揮発性記憶装置尤対して
更新作業を行なう時だ１上記記憶装置内で更新作業回数
情報を読み出し、今回の更新作業の情報の付加を行い（
計数処理を行なう）記憶手段に再格納する。
に更新作業の回数を計数する手段を設けた場合、ＣＰＵ
＠は上記不揮発性記憶装置に対して更新作業を荷重う際
に上記情報を読み出し、上記規定回数を越えたかどうか
を判断する。更新可のとき、上記更新作業の回数を計数
する手段は、ｃｐｕ＠が上記不揮発性記憶装置尤対して
更新作業を行なう時だ１上記記憶装置内で更新作業回数
情報を読み出し、今回の更新作業の情報の付加を行い（
計数処理を行なう）記憶手段に再格納する。
また、上記記憶装置の更新作業回数情報を記憶する手段
と更新作業の回数を計数する手段に設けた上記規定回数
を記憶する手段と比較手段と更新作業が上記規定回数を
越えたことを報告する手段は、まず、ＣＰＬＩ側が上記
不揮発性記憶装置忙対して更新作業を行なうとき、上記
記憶装置内で更新作業回数情報を読み出し、今回の更新
作業の情報の付加を行い（計数処理を行なう）記憶手段
に再格納する時に、比較手段において、上記更新作業回
数情報が上記規定回数を越えたかどうかを判断し、その
スティタスチエツクの結果を更新作業が上記規定回数を
越えたことを報告する手段におく已、その後、ＣＰＵ側
が上記更新作業が上記規定回数を越え之ことを報告する
手段をチエツクすることにより次回からの更新作業が可
能かど５かの判断を行う。
と更新作業の回数を計数する手段に設けた上記規定回数
を記憶する手段と比較手段と更新作業が上記規定回数を
越えたことを報告する手段は、まず、ＣＰＬＩ側が上記
不揮発性記憶装置忙対して更新作業を行なうとき、上記
記憶装置内で更新作業回数情報を読み出し、今回の更新
作業の情報の付加を行い（計数処理を行なう）記憶手段
に再格納する時に、比較手段において、上記更新作業回
数情報が上記規定回数を越えたかどうかを判断し、その
スティタスチエツクの結果を更新作業が上記規定回数を
越えたことを報告する手段におく已、その後、ＣＰＵ側
が上記更新作業が上記規定回数を越え之ことを報告する
手段をチエツクすることにより次回からの更新作業が可
能かど５かの判断を行う。
また、上記記憶装置の更新作業回数情報を記憶する手段
に設けた上記規定回数を越えた場合に更新作業を禁止す
る手段は、上記比較手段において、上記更新作業回数情
報が上記規定回数を記憶する手段に記憶されている上記
規定回数を越えたかどうかを判断し、上記規定回数を越
えたと判断された場合に次回からの更新作業を禁止し、
ＣＰ Ｕ＠から更新作業を要求しても誤って再更新を行
わない、そして、上記更新作業が上記規定回数を越えた
ことを報告する手段はＣＰＵ＠にエラー発生を報告する
。
に設けた上記規定回数を越えた場合に更新作業を禁止す
る手段は、上記比較手段において、上記更新作業回数情
報が上記規定回数を記憶する手段に記憶されている上記
規定回数を越えたかどうかを判断し、上記規定回数を越
えたと判断された場合に次回からの更新作業を禁止し、
ＣＰ Ｕ＠から更新作業を要求しても誤って再更新を行
わない、そして、上記更新作業が上記規定回数を越えた
ことを報告する手段はＣＰＵ＠にエラー発生を報告する
。
本発明の一実施例を第１図を用いて説明する。
第１図は一実施例のブロック図である０本実施例におい
て、コントローラＩＦｉ、ＣＰＵなどのプロセッサ及び
上位コントローラからチップイネーブル、ライトイネー
ブル、アウトプットイネーブルなどの制御信号１０、ア
ドレス信号１１を受は取り、記憶装置の記憶部２、更新
回数情報記憶部４九対して消去、書き込み、読み出しな
どの制御を行う、書き込み時、記憶部２Ｆｉデータラツ
チ３から、−旦、ラッチされたデータバス１２上のデー
タをコントローラ１に指示された場所に保存する（ただ
し、コントローラＩＫ指示された場所が書き込み禁止エ
リアであった場合には書き込みは行われない）。読み出
し時、記憶部２はコントローラ１に指示された場所に保
存されているデータを出力し、データラッチ３はこれら
データを一旦ラッチしデータバス１２上に出力する。消
去時ＩＣＦｉ、記憶部２のデータをある一定の値に書き
換える。
て、コントローラＩＦｉ、ＣＰＵなどのプロセッサ及び
上位コントローラからチップイネーブル、ライトイネー
ブル、アウトプットイネーブルなどの制御信号１０、ア
ドレス信号１１を受は取り、記憶装置の記憶部２、更新
回数情報記憶部４九対して消去、書き込み、読み出しな
どの制御を行う、書き込み時、記憶部２Ｆｉデータラツ
チ３から、−旦、ラッチされたデータバス１２上のデー
タをコントローラ１に指示された場所に保存する（ただ
し、コントローラＩＫ指示された場所が書き込み禁止エ
リアであった場合には書き込みは行われない）。読み出
し時、記憶部２はコントローラ１に指示された場所に保
存されているデータを出力し、データラッチ３はこれら
データを一旦ラッチしデータバス１２上に出力する。消
去時ＩＣＦｉ、記憶部２のデータをある一定の値に書き
換える。
更新回数情報記憶部４は記憶部２と同様な動作をする。
制御信号１０、アドレス信号１１によりコントローラ１
において更新回数情報記憶部４が選択された場合には、
書き込み時、データラッチ３から一旦ラッチされたデー
タバス１２上のデータを更新回数情報記憶部４に保存し
、読み出し時、更新回数情報記憶部４に保存されている
データをデータラッチ３く出力し、データラッチ３は上
記データを、−旦、ラッチしデータバス１２上に出力す
る。ま九、データラッチ３はコントローラ１で記憶部２
が指定されているか、または更新回数情報記憶部４が指
定されているかにより、データの転送先、あるいは記憶
部２、更新回数情報記憶部４のどちらのデータをラッチ
するかを選択する。
において更新回数情報記憶部４が選択された場合には、
書き込み時、データラッチ３から一旦ラッチされたデー
タバス１２上のデータを更新回数情報記憶部４に保存し
、読み出し時、更新回数情報記憶部４に保存されている
データをデータラッチ３く出力し、データラッチ３は上
記データを、−旦、ラッチしデータバス１２上に出力す
る。ま九、データラッチ３はコントローラ１で記憶部２
が指定されているか、または更新回数情報記憶部４が指
定されているかにより、データの転送先、あるいは記憶
部２、更新回数情報記憶部４のどちらのデータをラッチ
するかを選択する。
第５図は記憶装置をより詳しく示したブロック図であり
、本実施例を一チツプの不揮発性メモＩＪ ｒＣで実現
することを想定している。第１図のコントローラ１、記
憶部２はそれぞれコントローラ１トテコーダ１−１、メ
モリセルアレイ２−１に置き換えである。デコーダ１−
１は、ＣＰＵ＠からアドレス信号１１を受取り、メモリ
セルアレイ２−１のＸ、 Ｙセレクト信号にデコード
し、メモリ七ルアレイ２−１上のＸ、 Ｙセレクト信
号の交点にあるメモリセルに書き込み、読み出しができ
るようとする。ここでＣＰＵ＠は、本実施例の記憶装置
ＫＮ！新作業を要求するときと、更新回数情報記憶部４
から更新作業回数情報を読み出し、今回の更新作業の情
報を付加した後、本実施例の記憶装置の更新回数情報記
憶部４に再格納する。
、本実施例を一チツプの不揮発性メモＩＪ ｒＣで実現
することを想定している。第１図のコントローラ１、記
憶部２はそれぞれコントローラ１トテコーダ１−１、メ
モリセルアレイ２−１に置き換えである。デコーダ１−
１は、ＣＰＵ＠からアドレス信号１１を受取り、メモリ
セルアレイ２−１のＸ、 Ｙセレクト信号にデコード
し、メモリ七ルアレイ２−１上のＸ、 Ｙセレクト信
号の交点にあるメモリセルに書き込み、読み出しができ
るようとする。ここでＣＰＵ＠は、本実施例の記憶装置
ＫＮ！新作業を要求するときと、更新回数情報記憶部４
から更新作業回数情報を読み出し、今回の更新作業の情
報を付加した後、本実施例の記憶装置の更新回数情報記
憶部４に再格納する。
上記第１図、第６図の実施例によれば、ＣＰＵ側は、読
み出した上記更新作業回数情報がメーカ保証の更新回数
を越えたかどうかを判断することによりデータ保持の信
頼性をチエツクすることができる。
み出した上記更新作業回数情報がメーカ保証の更新回数
を越えたかどうかを判断することによりデータ保持の信
頼性をチエツクすることができる。
１ｇ４図は第３図の実施例にカウンタ５を付加した実施
例のブロック図である。第３図に示したのと同じ各部は
、前述した動作と同様の動作をする。
例のブロック図である。第３図に示したのと同じ各部は
、前述した動作と同様の動作をする。
ここで、カウンタ５はメモリセルアレイ２−１が一括消
去された場合（一般に１ｉｉＲＦＲＯＭや７ラツシーメ
モリなどの不揮発性メモリでは・消去、書き込みの時間
短縮のために記憶部の一括消去機能が用意されている）
、コントローラ１からの制御信号を受け、更新回数情報
記憶部４から更新回数情報を読み出し、カウントアツプ
（またはカウントダウン）して更新回数情報記憶部４に
再格納する。
去された場合（一般に１ｉｉＲＦＲＯＭや７ラツシーメ
モリなどの不揮発性メモリでは・消去、書き込みの時間
短縮のために記憶部の一括消去機能が用意されている）
、コントローラ１からの制御信号を受け、更新回数情報
記憶部４から更新回数情報を読み出し、カウントアツプ
（またはカウントダウン）して更新回数情報記憶部４に
再格納する。
第４図の実施例によれシば、ＣＰＵ側は、本実オ例の記
憶装置に更新作業を要求するときに、本実施例の記憶装
置内部で自動更新された更新作業回数情報を更新回数情
報記憶部４からとみ出し、メーカ保証の更新回数を越え
たかどうか判断することによシデータ保持の信頼性をチ
エツクできるという効果がある。
憶装置に更新作業を要求するときに、本実施例の記憶装
置内部で自動更新された更新作業回数情報を更新回数情
報記憶部４からとみ出し、メーカ保証の更新回数を越え
たかどうか判断することによシデータ保持の信頼性をチ
エツクできるという効果がある。
第５図は第４図の実施例に規定回数記憶部７及び、比較
器６、及びスティタスチエツク部８を付加した実施例の
ブロック図である。第４図に示したのと同じ各部は、前
述した動作と同様の動作をする。規定回数記憶部７には
、予めメーカが保証する更新回数または、それＫｍしる
情報が格納されている。ここで、ＣＰＵ＠から更新作業
が行なわれると、カウンタ５Ｆｉコントローラ１からの
制御信号を受け、更新回数情報記憶部４から更新回数情
報を読み出し、カウントアツプ（またはカウントダウン
）して更新回数情報記憶部４に再格納し、比較器６は、
規定回数記憶部７に格納されている規定回数情報との比
較を行なう、比較器乙において更新回数情報が上記規定
回数を越えてい九ときにコントローラ１はスティタスチ
エツク部８にエラー発生情報を記憶させる。
器６、及びスティタスチエツク部８を付加した実施例の
ブロック図である。第４図に示したのと同じ各部は、前
述した動作と同様の動作をする。規定回数記憶部７には
、予めメーカが保証する更新回数または、それＫｍしる
情報が格納されている。ここで、ＣＰＵ＠から更新作業
が行なわれると、カウンタ５Ｆｉコントローラ１からの
制御信号を受け、更新回数情報記憶部４から更新回数情
報を読み出し、カウントアツプ（またはカウントダウン
）して更新回数情報記憶部４に再格納し、比較器６は、
規定回数記憶部７に格納されている規定回数情報との比
較を行なう、比較器乙において更新回数情報が上記規定
回数を越えてい九ときにコントローラ１はスティタスチ
エツク部８にエラー発生情報を記憶させる。
第５図の実施例によれば、ＣＰＵ＠が本実施例の記憶装
置と更新作業を要求するときに、本実施例の記憶装置内
部のスティタスチエツク部８にエラー発生情報が記憶さ
れているかどうかを判断し、本実施例の記憶装置の劣化
を知ることができる。
置と更新作業を要求するときに、本実施例の記憶装置内
部のスティタスチエツク部８にエラー発生情報が記憶さ
れているかどうかを判断し、本実施例の記憶装置の劣化
を知ることができる。
また、第５図の別の実施例として更新回数情報記憶部４
ＶＣ初期値として規定回数を格納し、更新作業が行なわ
れ九ときに、カウンタ５において更新回数情報記憶部４
内の更新回数情報をディクリメント（カウントダウン）
シ、比較器６で更新回数情報がＯＫなったかどうかを判
定することにより規定回数記憶部７を削除する構成でも
、同様の効果が得られる。
ＶＣ初期値として規定回数を格納し、更新作業が行なわ
れ九ときに、カウンタ５において更新回数情報記憶部４
内の更新回数情報をディクリメント（カウントダウン）
シ、比較器６で更新回数情報がＯＫなったかどうかを判
定することにより規定回数記憶部７を削除する構成でも
、同様の効果が得られる。
第６図は第５図の実施例にデータ保！１部９を付加した
実施例のブロック図である。第５図に示したのと同じ各
部は、前述した動作と同様の動作をする。データ保護部
９は従来技術の１気的に消去及び、３き込み可能な不揮
発性記憶装置にも存在するが、データ保ｍ５９Ｖｃ＃−
ｉ従来のメモリセル２−１の全体！たけ一部を消去およ
び、書き込み禁止とする機能に加え、比較器６及び、ス
ティタスチエツク部８で更新回数情報が規定回数上越え
たと判断された場合にメモリセル全体を消去および、書
き込み禁止とする機能がある。
実施例のブロック図である。第５図に示したのと同じ各
部は、前述した動作と同様の動作をする。データ保護部
９は従来技術の１気的に消去及び、３き込み可能な不揮
発性記憶装置にも存在するが、データ保ｍ５９Ｖｃ＃−
ｉ従来のメモリセル２−１の全体！たけ一部を消去およ
び、書き込み禁止とする機能に加え、比較器６及び、ス
ティタスチエツク部８で更新回数情報が規定回数上越え
たと判断された場合にメモリセル全体を消去および、書
き込み禁止とする機能がある。
第６図の実施例によれば、上記更新回数情報が上記規定
回数を越えたと判断されたにも係わらず、誤ってＣＰＵ
側が本実−例の記憶部＊に更新作業を要求したときに、
本実施例の記憶装置内部のデータ保護部９のメモリセル
全体を消去シよび、書き込み禁止とする機能によって更
新作業を禁止し、記憶措置のデータ保持の信頼性を向上
するいう効果がある。
回数を越えたと判断されたにも係わらず、誤ってＣＰＵ
側が本実−例の記憶部＊に更新作業を要求したときに、
本実施例の記憶装置内部のデータ保護部９のメモリセル
全体を消去シよび、書き込み禁止とする機能によって更
新作業を禁止し、記憶措置のデータ保持の信頼性を向上
するいう効果がある。
全実施例は、−以上の不揮発性記憶素子を用いたメモリ
カードおよび、ＩＣカードの構成でもよいし、また−個
の不揮発性記憶素子内に構成してもよい。
カードおよび、ＩＣカードの構成でもよいし、また−個
の不揮発性記憶素子内に構成してもよい。
本発明は、以上説明したように構成されているので以下
の効果を奏する。
の効果を奏する。
過去にｊ！更新作業行った回数に関する情報を記憶する
手段を設け、更新作業を行うときに情報を抗み出し、今
回の更新作業の情報を付加して再格納する。情報を読み
出したときに事に、規定回数を越光九かどうかを判断す
ることにより再更新したときのデータ保持の信頼性をチ
エツクすることができる。
手段を設け、更新作業を行うときに情報を抗み出し、今
回の更新作業の情報を付加して再格納する。情報を読み
出したときに事に、規定回数を越光九かどうかを判断す
ることにより再更新したときのデータ保持の信頼性をチ
エツクすることができる。
ま之、記憶装置の更新作業回数情報を記憶する手段に、
更新作業の回数を計数する手段を設けた場合には、今回
の更新作業の情報の付加を自動的に行うので、更新作業
が終了した後で情報を読み出し、規定回数を越えたかど
うかを判断することにより再更新し之ときのデータ保持
の信頼性をチエツクすることができる。
更新作業の回数を計数する手段を設けた場合には、今回
の更新作業の情報の付加を自動的に行うので、更新作業
が終了した後で情報を読み出し、規定回数を越えたかど
うかを判断することにより再更新し之ときのデータ保持
の信頼性をチエツクすることができる。
オた、記憶装置の更新作業回数情報を記憶する手段に、
規定回数を記憶する手段と比較手段を設け、さらに更新
作業が規定回数を越／ｌたことを報告する手段を設けた
場合には、記憶装置内部で規定回数と更新作業回数情報
と比１１ｉ２判断してい乙ので、更新時に更新可能かど
うかスティメスチェックを行うことができる。
規定回数を記憶する手段と比較手段を設け、さらに更新
作業が規定回数を越／ｌたことを報告する手段を設けた
場合には、記憶装置内部で規定回数と更新作業回数情報
と比１１ｉ２判断してい乙ので、更新時に更新可能かど
うかスティメスチェックを行うことができる。
また、記憶装置の更新作業回数情報を記憶する手段に、
規定回数を越えた場合に次回からの更新作業を、駿止す
る手段を設けた事により、記憶装置内部で規定回数と更
新作業回数情報を比較判断した結果、規定回数を越えた
と判断された場合；ては更新作業を禁止し、ｃｐｕ側か
ら更新作業を要求しても誤って再更新を行ってしまうと
いう事がない。
規定回数を越えた場合に次回からの更新作業を、駿止す
る手段を設けた事により、記憶装置内部で規定回数と更
新作業回数情報を比較判断した結果、規定回数を越えた
と判断された場合；ては更新作業を禁止し、ｃｐｕ側か
ら更新作業を要求しても誤って再更新を行ってしまうと
いう事がない。
第１図は、本発明の一実施例のブロック図、第２図は、
従来例のブロック図、第３図は、第１図の実施例をよ）
詳しくしたブロック図、第４図は第３図の実施例にカウ
ンタを付加した実施例のブロック図、第５図は第４図の
実施例釦規定回数記憶部、比較器、及びスティタスチエ
ツク部を付加し九実施例のブロック図、第６図は第５図
の実施例にデータ保握部を付加した実施例のブロック図
である。 １゛°°コントローラ、１−１・・・アドレスデコーダ
、２・・・記憶部、２−１・・・メモリセルアレイ、５
・・・データラッチ、４・・・更新回数清報記憶部、５
・・・カウンタ、６・−規定回数記憶部、７・・・比較
部、８・・−スティタス発生部、９・・・データ保Ｉ！
１部、１ｏ・・・制御信号、１１・・・アドレス信号、
１２・・・データ。
従来例のブロック図、第３図は、第１図の実施例をよ）
詳しくしたブロック図、第４図は第３図の実施例にカウ
ンタを付加した実施例のブロック図、第５図は第４図の
実施例釦規定回数記憶部、比較器、及びスティタスチエ
ツク部を付加し九実施例のブロック図、第６図は第５図
の実施例にデータ保握部を付加した実施例のブロック図
である。 １゛°°コントローラ、１−１・・・アドレスデコーダ
、２・・・記憶部、２−１・・・メモリセルアレイ、５
・・・データラッチ、４・・・更新回数清報記憶部、５
・・・カウンタ、６・−規定回数記憶部、７・・・比較
部、８・・−スティタス発生部、９・・・データ保Ｉ！
１部、１ｏ・・・制御信号、１１・・・アドレス信号、
１２・・・データ。
Claims (1)
- 【特許請求の範囲】 １）電気的に、書き込み及び消去可能な不揮発性記憶装
置において、過去に何回書き込み及び消去を行ったか、
その回数に関する情報を記憶する手段を設けたことを特
徴とする記憶装置。 ２）前記不揮発性記憶装置の書き込み及び消去回数情報
を記憶する手段に、その回数を計数する手段を設けた請
求項、に記載の記憶装置。 ３）前記不揮発性記憶装置。書き込み及び消去回数情報
を記憶する手段に、規定回数を記憶する手段と比較手段
を設け、書き込み及び消去が規定回数を越えたことを報
告する手段を設けた請求項１または２に記載の記憶装置
。 ４）前記不揮発性記憶装置の書き込み及び消去回数情報
を記憶する手段に、規定回数を越えた場合に次回からの
書き込み及び消去を禁止する手段を設けた請求項１、２
または３に記載の記憶装置。 ５）請求項１、２、３または４において、記憶部と共に
同一のＩＣパッケージに収めた不揮発性記憶素子。 ６）請求項１、２、３または４において、記憶部を同一
のＩＣカードに収めた不揮発性メモリカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2323037A JPH04196000A (ja) | 1990-11-28 | 1990-11-28 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2323037A JPH04196000A (ja) | 1990-11-28 | 1990-11-28 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196000A true JPH04196000A (ja) | 1992-07-15 |
Family
ID=18150409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2323037A Pending JPH04196000A (ja) | 1990-11-28 | 1990-11-28 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196000A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06176589A (ja) * | 1992-12-03 | 1994-06-24 | Sharp Corp | 不揮発性半導体記憶装置 |
| US7613877B2 (en) | 2006-10-25 | 2009-11-03 | Hitachi, Ltd. | Storage system comprising volatile cache memory and nonvolatile memory |
-
1990
- 1990-11-28 JP JP2323037A patent/JPH04196000A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06176589A (ja) * | 1992-12-03 | 1994-06-24 | Sharp Corp | 不揮発性半導体記憶装置 |
| US7613877B2 (en) | 2006-10-25 | 2009-11-03 | Hitachi, Ltd. | Storage system comprising volatile cache memory and nonvolatile memory |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7093064B2 (en) | Programming suspend status indicator for flash memory | |
| US8661192B2 (en) | Refresh algorithm for memories | |
| US7116578B2 (en) | Non-volatile memory device and data storing method | |
| US7117328B2 (en) | Non-volatile data storage system and data storaging method | |
| US5991849A (en) | Rewriting protection of a size varying first region of a reprogrammable non-volatile memory | |
| US8032783B2 (en) | Memory apparatus which provides notification of memory capacity | |
| KR20110121897A (ko) | 사용자 장치 및 그것의 프로그램 페일 처리 방법 | |
| US7315870B2 (en) | Memory controller, flash memory system, and method for recording data on flash memory | |
| US20090070523A1 (en) | Flash memory device storing data with multi-bit and single-bit forms and programming method thereof | |
| EP0615193A1 (en) | Memory card device | |
| US7502970B2 (en) | Memory device and memory card | |
| US20040145946A1 (en) | Non-volatile semiconductor device having a means to relieve a deficient erasure address | |
| US9996458B1 (en) | Memory sector retirement in a non-volatile memory | |
| US6535442B2 (en) | Semiconductor memory capable of debugging an incorrect write to or an incorrect erase from the same | |
| JP2001290791A (ja) | 不揮発性半導体記憶装置内蔵マイクロコンピュータとその制御方法 | |
| JPS61249156A (ja) | 半導体記憶装置 | |
| JP3028567B2 (ja) | Ｅｅｐｒｏｍ内蔵マイクロコンピュータ | |
| JPS6128144B2 (ja) | ||
| JP2701790B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4222879B2 (ja) | メモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステム、並びに、フラッシュメモリの制御方法 | |
| JP2005293177A (ja) | メモリコントローラ及びフラッシュメモリシステム | |
| JPS6393059A (ja) | メモリカ−ド | |
| JPH052536A (ja) | Ｉｃカード | |
| JPH01138697A (ja) | 不揮発性半導体メモリ | |
| JPH01180688A (ja) | 携帯可能電子装置 |