JPH04196174A - 絶縁ゲートバイポーラトランジスタ - Google Patents
絶縁ゲートバイポーラトランジスタInfo
- Publication number
- JPH04196174A JPH04196174A JP2322144A JP32214490A JPH04196174A JP H04196174 A JPH04196174 A JP H04196174A JP 2322144 A JP2322144 A JP 2322144A JP 32214490 A JP32214490 A JP 32214490A JP H04196174 A JPH04196174 A JP H04196174A
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- Japan
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Landscapes
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電力用ＭＯ３ＦＥＴの高比抵抗層に伝導度変
調を起こすことで電圧降下を小さくする絶縁ゲートバイ
ポーラトランジスタ （以下ＩＧＢＴと略す）に関する
。
調を起こすことで電圧降下を小さくする絶縁ゲートバイ
ポーラトランジスタ （以下ＩＧＢＴと略す）に関する
。
インバータ１ スイッチング電源等の高周波化に伴い、
電力用スイッチング素子に高速化、低損失化が求められ
ている。Ｉ ＧＢＴは、電力用ＭＯ３ＦＥＴのもつ高速
性とバイポーラトランジスタのもつ低オン抵抗を兼ね備
えた電力用スイッチング素子として利用が広がりつつあ
る。第２図はｎチャネルＩ ＧＢＴの構造を示す。すな
わちｐ′基板１ （第一領域）上に低抵抗のｎ゛層２１
と高抵抗のｎ−層２２からなるベース層 （第二領域）
を形成し、このｎ−層２２の表面部に選択的に９層３
（第三領域）を、さらに９層３の表面部に選択的にｎ゛
層４（第四領域）をそれぞれ形成し、９層３のｎ−層２
２とｎ゛層４はさまれた表面領域をチャネル領域５とし
てゲート絶縁膜６を介してゲート端子Ｇに接続されたゲ
ート電極８を設ける。そしてｐ゛層３ｎ゛層４表面に共
通に接触するエミッタ電極８とｐ゛基板１の表面に接触
するコレクタ電極９を配置する。エミッタ電極８にはエ
ミッタ端子Ｅが、コレクタ電極９にはコレクタ端子Ｃが
接続される。また、９層３の表面部にｎ゛層４りも深く
、横方向は、チャネル領域５まで達しないような高濃度
のｐ゛層３１が形成される。
電力用スイッチング素子に高速化、低損失化が求められ
ている。Ｉ ＧＢＴは、電力用ＭＯ３ＦＥＴのもつ高速
性とバイポーラトランジスタのもつ低オン抵抗を兼ね備
えた電力用スイッチング素子として利用が広がりつつあ
る。第２図はｎチャネルＩ ＧＢＴの構造を示す。すな
わちｐ′基板１ （第一領域）上に低抵抗のｎ゛層２１
と高抵抗のｎ−層２２からなるベース層 （第二領域）
を形成し、このｎ−層２２の表面部に選択的に９層３
（第三領域）を、さらに９層３の表面部に選択的にｎ゛
層４（第四領域）をそれぞれ形成し、９層３のｎ−層２
２とｎ゛層４はさまれた表面領域をチャネル領域５とし
てゲート絶縁膜６を介してゲート端子Ｇに接続されたゲ
ート電極８を設ける。そしてｐ゛層３ｎ゛層４表面に共
通に接触するエミッタ電極８とｐ゛基板１の表面に接触
するコレクタ電極９を配置する。エミッタ電極８にはエ
ミッタ端子Ｅが、コレクタ電極９にはコレクタ端子Ｃが
接続される。また、９層３の表面部にｎ゛層４りも深く
、横方向は、チャネル領域５まで達しないような高濃度
のｐ゛層３１が形成される。
この素子は、エミッタ電極８を接地し、コレクタ電極９
に正の電圧を印加した状態でゲート電極７を接地するか
、あるいはしきい値電圧以下の電圧を印加した場合には
電流が流れない。しかし、ゲート電極７にしきい値電圧
以上の電圧を印加した場合には、ゲート電極７の下のチ
ャネル領域５がｐ型からｎ型に反転し、電子がエミッタ
電極８からｎ’層４、反転したチャネル領域５を通って
ｎ”層２２に流れ込み、これに対応してｐ゛層１らｎ゛
層２１を介してｎ−層２２に正孔が注入され、ｎ−層２
２に伝導度変調が誘起され、ｐ型第−領域。
に正の電圧を印加した状態でゲート電極７を接地するか
、あるいはしきい値電圧以下の電圧を印加した場合には
電流が流れない。しかし、ゲート電極７にしきい値電圧
以上の電圧を印加した場合には、ゲート電極７の下のチ
ャネル領域５がｐ型からｎ型に反転し、電子がエミッタ
電極８からｎ’層４、反転したチャネル領域５を通って
ｎ”層２２に流れ込み、これに対応してｐ゛層１らｎ゛
層２１を介してｎ−層２２に正孔が注入され、ｎ−層２
２に伝導度変調が誘起され、ｐ型第−領域。
ｎ型第二領域およびｐ型第三領域よりなるｐｎｐトラン
ジスタは低いオン抵抗で導通する。そしてゲート電極７
の電圧を０にするか、負にすると、ベース電流を供給し
ていたチャネルが閉じられるのでｐｎｐ ）ランジスタ
がオフする。
ジスタは低いオン抵抗で導通する。そしてゲート電極７
の電圧を０にするか、負にすると、ベース電流を供給し
ていたチャネルが閉じられるのでｐｎｐ ）ランジスタ
がオフする。
このＩ ＧＢＴの最大の欠点は、ｎ′層４１９層３、ｎ
−層２２からなる寄生ｎ、 ｐ ｎ ）ランジスタが生
じるために、前記ｐｎｐｌ−ランジスタと共に、寄生サ
イリスタを構成することにある。すなわちこのサイリス
タが動作してしまうと、前記のチャネルが閉じてもサイ
リスタを流れる電流を阻止することができなくなり、Ｉ
ＧＢＴは熱暴走を起こして破壊してしまう。これを一
般にランチアンプと呼ぶ。このラッチアップは、前記ｐ
ｎｐ）ランジスタの電流利得αｐ、、、と前記ｎ ｐ
ｎ ｌ−ランジスタの電流利得α□７の和αｐ０＋α１
．．わが１になると生しることが知られている。
−層２２からなる寄生ｎ、 ｐ ｎ ）ランジスタが生
じるために、前記ｐｎｐｌ−ランジスタと共に、寄生サ
イリスタを構成することにある。すなわちこのサイリス
タが動作してしまうと、前記のチャネルが閉じてもサイ
リスタを流れる電流を阻止することができなくなり、Ｉ
ＧＢＴは熱暴走を起こして破壊してしまう。これを一
般にランチアンプと呼ぶ。このラッチアップは、前記ｐ
ｎｐ）ランジスタの電流利得αｐ、、、と前記ｎ ｐ
ｎ ｌ−ランジスタの電流利得α□７の和αｐ０＋α１
．．わが１になると生しることが知られている。
このラッチアップを防止するためには、αｐＨｌ＋とα
、、ｐｎを小さくして、その和が１にならないようにす
ればよい。ところがｐｎ Ｉ） ｌ’ランジスタは、上
述のようにチャネル領域を介してベース電流を供給され
て動作しているため、通常のα、、□は０．５以上の値
となる。それ故、αｐｎｐ □７を小さ十α くするためには、α１１１１１１１を小さくする必要が
あることが明らかである。
、、ｐｎを小さくして、その和が１にならないようにす
ればよい。ところがｐｎ Ｉ） ｌ’ランジスタは、上
述のようにチャネル領域を介してベース電流を供給され
て動作しているため、通常のα、、□は０．５以上の値
となる。それ故、αｐｎｐ □７を小さ十α くするためには、α１１１１１１１を小さくする必要が
あることが明らかである。
α□７を小さくするだめの効果的な手段の一つとしてｎ
″層４不純物濃度を低くすることが有効である。これに
よりエミッタ （ｎ’層４）からベース （９層３）へ
流れ込む電子電流が小さくなり、その結果α＋’＋ｐ、
、が小さくなるのである。しかし、このようにｎ’Ｊｉ
４の不純物濃度を低くするとエミッタ電極と接触する部
分の表面不純物濃度も低下してしまうため、接触抵抗が
増大して素子の特性に悪影響を及ぼす欠点がある。
″層４不純物濃度を低くすることが有効である。これに
よりエミッタ （ｎ’層４）からベース （９層３）へ
流れ込む電子電流が小さくなり、その結果α＋’＋ｐ、
、が小さくなるのである。しかし、このようにｎ’Ｊｉ
４の不純物濃度を低くするとエミッタ電極と接触する部
分の表面不純物濃度も低下してしまうため、接触抵抗が
増大して素子の特性に悪影響を及ぼす欠点がある。
本発明の目的は、上述の問題に対処し、ｎ′層４、すな
わち第四領域を低不純物濃度にしても第四領域とエミッ
タ電極との接触抵抗が増大しないＩ ＧＢＴを提供する
ことにある。
わち第四領域を低不純物濃度にしても第四領域とエミッ
タ電極との接触抵抗が増大しないＩ ＧＢＴを提供する
ことにある。
上述の目的を達成するために、本発明は、第一導電型の
第一領域と、この第一領域上に設けられた第二導電型の
第二領域と、この第二領域の表面部に選択的に形成され
た第一導電型の第三領域と、この第三領域の表面部に選
択的に形成された高不純物濃度で第二導電型の第四領域
とを有し、前記第三領域表面の第二領域と第四領域では
さまれた部分をチャネル領域として絶縁膜を介して設け
られたゲート電極を備え、前記第三領域および第四領域
表面に共通にエミッタ電極が接触し、前記第６１域表面
にコレクタ電極が接触するＩＧＥＴにおいて、第四領域
のエミッタ電極と接触する表面部の少なくとも一部分が
他の部分よりも高不純物濃度にされるものとする。そし
て第四領域の高不純物濃度にされる部分が連続して設け
られるほか、第三領域との境界に平行な方向に低不純物
濃度の＝６− 部分と交互に配列されてもよい。
第一領域と、この第一領域上に設けられた第二導電型の
第二領域と、この第二領域の表面部に選択的に形成され
た第一導電型の第三領域と、この第三領域の表面部に選
択的に形成された高不純物濃度で第二導電型の第四領域
とを有し、前記第三領域表面の第二領域と第四領域では
さまれた部分をチャネル領域として絶縁膜を介して設け
られたゲート電極を備え、前記第三領域および第四領域
表面に共通にエミッタ電極が接触し、前記第６１域表面
にコレクタ電極が接触するＩＧＥＴにおいて、第四領域
のエミッタ電極と接触する表面部の少なくとも一部分が
他の部分よりも高不純物濃度にされるものとする。そし
て第四領域の高不純物濃度にされる部分が連続して設け
られるほか、第三領域との境界に平行な方向に低不純物
濃度の＝６− 部分と交互に配列されてもよい。
第四領域のエミッタ電極と接触する表面部の少なくとも
一部分を高不純物濃度にしてエミッタ電極との接触抵抗
を低下させることにより、第四領域自体を低不純物濃度
にして第二頭載、第三領域および第四領域からなるトラ
ンジスタの電流利得を小さくしてラッチアップを起こし
に＜（シても、他の素子特性が変わることがない。
一部分を高不純物濃度にしてエミッタ電極との接触抵抗
を低下させることにより、第四領域自体を低不純物濃度
にして第二頭載、第三領域および第四領域からなるトラ
ンジスタの電流利得を小さくしてラッチアップを起こし
に＜（シても、他の素子特性が変わることがない。
第１図は本発明の一実施例のＩ ＧＢＴを示し、第２図
と共通の部分には同一の符号が付されている。このＩ
ＧＥＴにおいては、第三領域である９層３の表面部に形
成される第四領域のｎ゛層４不純物濃度はｌ ＸＩＱ”
（ｃＪｌｌ−”）以下で、α□□を十分低くおさえて
いる。しかし、金属電極と低抵抗の接触を行うために必
要とされる表面不純物濃度はＩ ＸｌＯ１９〜Ｉ ＸＩ
Ｏ” （ｃｍ−３）程度であルノテ、エミッタ電極８
と接触する部分に１ ｘ１９２０ （ｃｍ−”）以上の
表面不純物濃度をもつ表面領域４１を形成している。第
３図は平面図でｎ′″領域４１はｎ３層４の縁部に平行
な帯状に形成されている。
と共通の部分には同一の符号が付されている。このＩ
ＧＥＴにおいては、第三領域である９層３の表面部に形
成される第四領域のｎ゛層４不純物濃度はｌ ＸＩＱ”
（ｃＪｌｌ−”）以下で、α□□を十分低くおさえて
いる。しかし、金属電極と低抵抗の接触を行うために必
要とされる表面不純物濃度はＩ ＸｌＯ１９〜Ｉ ＸＩ
Ｏ” （ｃｍ−３）程度であルノテ、エミッタ電極８
と接触する部分に１ ｘ１９２０ （ｃｍ−”）以上の
表面不純物濃度をもつ表面領域４１を形成している。第
３図は平面図でｎ′″領域４１はｎ３層４の縁部に平行
な帯状に形成されている。
しかし、ｎ″領域４１の形状には特に大きな制約はなく
、第５図に示す他の実施例にお＆Ｊるように周期的に存
在させることも可能である。
、第５図に示す他の実施例にお＆Ｊるように周期的に存
在させることも可能である。
これらのＩ ＧＢＴの製造は、ｎ−層２２の表面に絶縁
膜を介して堆積した多結晶シリコンをパターニングして
ゲート電極７を形成したのち、そのゲート電極をマスク
としてのほう素イオン注入および熱処理により９層３と
浅いｐ″層３１を形成し、ゲート電極マスクおよびレジ
ストマスクを用いてひ素イオンあ注入し、さらにマスク
パターンを変えてその一部にひ素イオンを高ドーズ量で
注入して熱処理によりｎ＋層４８４１を形成することに
よって行われる。従って、ｎ″領域４１の上記の高不純
物濃度を得るためには、ｐ゛層３１のほう素濃度を顧慮
した上でのひ素イオンのドーズ量を決定する必要がある
。
膜を介して堆積した多結晶シリコンをパターニングして
ゲート電極７を形成したのち、そのゲート電極をマスク
としてのほう素イオン注入および熱処理により９層３と
浅いｐ″層３１を形成し、ゲート電極マスクおよびレジ
ストマスクを用いてひ素イオンあ注入し、さらにマスク
パターンを変えてその一部にひ素イオンを高ドーズ量で
注入して熱処理によりｎ＋層４８４１を形成することに
よって行われる。従って、ｎ″領域４１の上記の高不純
物濃度を得るためには、ｐ゛層３１のほう素濃度を顧慮
した上でのひ素イオンのドーズ量を決定する必要がある
。
上記の実施例はｎチャネルＴＧＢＴであるが、導電型を
逆にしたｐチャネルＩＧＢＴにおいても同様に実施でき
る。
逆にしたｐチャネルＩＧＢＴにおいても同様に実施でき
る。
〔発明の効果〕
本発明によれば、第一、第二、第三領域からなるバイポ
ーラトランジスタのベース電流を供給するＭＯ３ＦＥＴ
構造のソースとなる第四領域と第三、第二領域によって
形成される寄生トランジスタの電流利得を小さくし、そ
の寄生トランジスタと上記のトランジスタとによって構
成されるサイリスタの動作によるランチアップを起こり
にくくする目的で第四領域の不純物濃度を低くする際に
起こる第四領域のエミッタ電極との接触抵抗の増大を、
第四領域の表面部の少なくとも一部分を高不純物濃度に
することによって防止することができた。これにより、
他の特性を損なわずにランチアンプの起こりにくいＩ
ＧＢＴを得ることができる。そして、第四領域の高不純
物濃度の表面部は、連続して形成するか、あるいは低不
純物濃度の部分と交互に配列するなど任意に選択できる
。
ーラトランジスタのベース電流を供給するＭＯ３ＦＥＴ
構造のソースとなる第四領域と第三、第二領域によって
形成される寄生トランジスタの電流利得を小さくし、そ
の寄生トランジスタと上記のトランジスタとによって構
成されるサイリスタの動作によるランチアップを起こり
にくくする目的で第四領域の不純物濃度を低くする際に
起こる第四領域のエミッタ電極との接触抵抗の増大を、
第四領域の表面部の少なくとも一部分を高不純物濃度に
することによって防止することができた。これにより、
他の特性を損なわずにランチアンプの起こりにくいＩ
ＧＢＴを得ることができる。そして、第四領域の高不純
物濃度の表面部は、連続して形成するか、あるいは低不
純物濃度の部分と交互に配列するなど任意に選択できる
。
第１図は本発明の一実施例のＩ ＧＢＴ要部要部断面−
９−第２図は従来のＩ ＧＢＴの要部断面図、第３図は
第１図のＩ ＧＢＴの要部平面図、第４図は本発明の別
の実施例のＩ ＧＥＴの要部平面図である。 １：ｐ゛基板第一領域）、２２：ｎ−層 （第二領域）
、３：９層（第三領域）、４：ｎ”層 （第四領域）、
５：チャネル領域、６：ｐゲート絶縁膜、７：ゲート電
極、８：エミッタ電極、４１：高不純物濃度部分。 一部で゛パ
第１図のＩ ＧＢＴの要部平面図、第４図は本発明の別
の実施例のＩ ＧＥＴの要部平面図である。 １：ｐ゛基板第一領域）、２２：ｎ−層 （第二領域）
、３：９層（第三領域）、４：ｎ”層 （第四領域）、
５：チャネル領域、６：ｐゲート絶縁膜、７：ゲート電
極、８：エミッタ電極、４１：高不純物濃度部分。 一部で゛パ
Claims (1)
- 【特許請求の範囲】 １）第一導電型の第一領域と、この第一領域上に設けら
れた第二導電型の第二領域と、この第二領域の表面部に
選択的に形成された第一導電型の第三領域と、この第三
領域の表面部に選択的に形成された高不純物濃度で第二
導電型の第四領域とを有し、前記第三領域表面の第二領
域と第四領域ではさまれた部分をチャネル領域として絶
縁膜を介して設けられたゲート電極を備え、前記第三領
域および第四領域表面に共通にエミッタ電極が接触し、
前記第一領域表面にコレクタ電極が接触するものにおい
て、第四領域のエミッタ電極に接触する表面部の少なく
とも一部分が他の部分より高不純物濃度にされることを
特徴とする絶縁ゲートバイポーラトランジスタ。 ２）請求項１記載のトランジスタにおいて、第四領域の
高不純物濃度にされる部分が連続して設けられた絶縁ゲ
ートバイポーラトランジスタ。 ３）請求項１記載のトランジスタにおいて、第四領域の
高不純物濃度にされる部分が第三領域との境界に平行な
方向に低不純物濃度の部分と交互に配列された絶縁ゲー
トバイポーラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2322144A JPH04196174A (ja) | 1990-11-26 | 1990-11-26 | 絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2322144A JPH04196174A (ja) | 1990-11-26 | 1990-11-26 | 絶縁ゲートバイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196174A true JPH04196174A (ja) | 1992-07-15 |
Family
ID=18140419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2322144A Pending JPH04196174A (ja) | 1990-11-26 | 1990-11-26 | 絶縁ゲートバイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196174A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0658940A1 (de) * | 1993-11-23 | 1995-06-21 | Siemens Aktiengesellschaft | Durch Feldeffekt steuerbares Halbleiterbauelement |
| EP0810671A3 (en) * | 1996-05-30 | 1999-01-07 | Fuji Electric Co. Ltd. | Insulated gate bipolar transistor type semiconductor device |
| EP1104027A3 (en) * | 1999-11-29 | 2004-02-18 | Intersil Corporation | Power semiconductor device having a ballast resistor region |
| JP2005311211A (ja) * | 2004-04-26 | 2005-11-04 | Fuji Electric Device Technology Co Ltd | 横形半導体装置 |
| US9525057B2 (en) | 2012-05-15 | 2016-12-20 | Mitsubishi Electric Corporation | Semiconductor device |
| CN113314415A (zh) * | 2020-02-27 | 2021-08-27 | 上海先进半导体制造有限公司 | 提升抗latch up能力的方法及系统 |
-
1990
- 1990-11-26 JP JP2322144A patent/JPH04196174A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0658940A1 (de) * | 1993-11-23 | 1995-06-21 | Siemens Aktiengesellschaft | Durch Feldeffekt steuerbares Halbleiterbauelement |
| EP0810671A3 (en) * | 1996-05-30 | 1999-01-07 | Fuji Electric Co. Ltd. | Insulated gate bipolar transistor type semiconductor device |
| EP1104027A3 (en) * | 1999-11-29 | 2004-02-18 | Intersil Corporation | Power semiconductor device having a ballast resistor region |
| JP2005311211A (ja) * | 2004-04-26 | 2005-11-04 | Fuji Electric Device Technology Co Ltd | 横形半導体装置 |
| US9525057B2 (en) | 2012-05-15 | 2016-12-20 | Mitsubishi Electric Corporation | Semiconductor device |
| CN113314415A (zh) * | 2020-02-27 | 2021-08-27 | 上海先进半导体制造有限公司 | 提升抗latch up能力的方法及系统 |
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