JPH04196452A - モニタ・パッド・セル - Google Patents

モニタ・パッド・セル

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Publication number
JPH04196452A
JPH04196452A JP2328083A JP32808390A JPH04196452A JP H04196452 A JPH04196452 A JP H04196452A JP 2328083 A JP2328083 A JP 2328083A JP 32808390 A JP32808390 A JP 32808390A JP H04196452 A JPH04196452 A JP H04196452A
Authority
JP
Japan
Prior art keywords
monitor pad
monitor
block
signal
pad
Prior art date
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Pending
Application number
JP2328083A
Other languages
English (en)
Inventor
Tadashi Yasue
匡 安江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2328083A priority Critical patent/JPH04196452A/ja
Publication of JPH04196452A publication Critical patent/JPH04196452A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は半導体集積回路装置に係わり、特に、セミ・カ
スタム方式の半導体集積回路装置を構成するモニタ・パ
ッド・セルに関するものである。
−[従来の、技術] ″ 近年、半導体集積回路装置の高集積化が進む中で、
半導゛体集積回路装置の内部信号波形をモーニタするた
めに、従来より、セミ・カスタム方式のセル・ライブラ
リの中に、第2図(a)に示されるような内部信号波形
モニタ用のモニタ・パッド・セルを設け、モニタすべき
信号線にこのモニタ・パッド・セルを付加するという方
法がとられていた。
第2図において、 (a)は従来のモニタ・パッド・セ
ルの構成図、 (b)は従来のモニタ・パッド・セルを
含む半導体集積回路のブロック図、 (C)は従来のモ
ニタ・パッド・セルを含む半導体集積回路装置の構成図
である。
第2図(a)に示されるように、従来のモニタ・パッド
・セル(14〕は、モニタ・パッド(15)及び引き込
み線(16)とから構成されている。
そこで、第2図(b)に示されるように、モニタ・パッ
ド・セル(14)を、モニタすべき信号線、例えば、ブ
ロック1(7)とブロック2(8)とを接続する信号線
3(17)に付加することにより、第2図(C)に示さ
れるように配置配線される。
従って、モニタ・パッド(15)に探針または電子ビー
ムを当てることで、内部信号波形をモニタすることがで
きる。
[発明が解決しようとする課題] しかしながら、第2図に示されるような従来の構成では
、半導体集積回路装置の評価を行なう際、内部信号波形
をモニタすることは可能であるが、各ブロック独立にモ
ニタ・パッドを通じ信号を入出力し各ブロック単体での
評価を行うことは困難であるため、大きな評価工数を必
要としていた。
そこで、本発明は、このような課題を解決するもので、
その目的とするところは、半導体集積回路装置の評価工
数を大幅に削減し、開発期間を短縮するとともに開発費
を削減することにある。
[課題を解決するための手段] 本発明のモニタ・パッド・セルは、第1のモニタ・パッ
ドと、該第1のモニタ・パッドと第1の信号線との接続
手段と、第2のモニタ・パッドと、該第2のモニタ・パ
ッドと第2の信号線との接続手段と、前記第1のモニタ
・パッドと前記第2のモニタ・パッドとを接続するヒユ
ーズ素子とから構成されることを特徴とする。
[実施例] 以下、本発明の一実施例を図面に基づいて説明する。
第1図において、 (a)は本発明のモニタ・パッド・
セルの構成図、 (b)は本発明のモニタ・パッド・セ
ルを含む半導体集積回路のブロック図、(C)は本発明
のモニタ・パッド・セルを含む半導体集積回路装置の構
成図である。
第1図(a)に示されるように、本発明のモニタ・パッ
ド・セル(1)は、第1のモニタ・パッド(2)と、該
第1のモニタ・パッド(2)の引き込み#(4)と、第
2のモニタ・パッド(3)と、該第2のモニタ・パッド
(3)の引出し線(5)と、前記第1のモニタ・パッド
(2)と前記第2のモニタ・パッド(3)とを接続する
ヒユーズ素子(6)とから構成されている。
そこで、第1図(b)に示されるように、本発明のモニ
タ・パッド・セル(1)を、モニタすべき信号線、例え
ば、ブロック1(7)の出力である信号線1(9)とブ
ロック2(8)の入力である信号$112(10,)と
の間に挿入することにより、第1図(C)に示されるよ
うに配置配線される。
従って、従来と同様、第1のモニタ・パッド(2)また
は第2のモニタ・パッド(3)に探針または電子ビーム
を当てることで、内部信号波形をモニタすることができ
る。
また、ヒユーズ素子(6)をレーザ・ビーム等で切断す
ることにより、ブロック1(7)の出力信号は第1のモ
ニタ・パッド(2)から出力することができ、ブロック
2(8)の入力信号は第2のモニタ・パッド(3)から
入力することができる。
さらに、近年、半導体集積回路装置の高集積化が進む中
で、過去に開発された半導体集積回路を一ブロックとし
て利用する手段がよく用いられているが、そのブロック
の入出力信号線に、本発明のモニタ・パッド・セル(1
)を付加し、配置配線した半導体集積回路装置において
、本発明のモニタ・パッド・セル(1)の構成要素であ
るヒユーズ素子(6)をレーザ・ビーム等で切断するこ
とにより、モニタ・パッドを通じ、ブロック単体に信号
を入出力することができるため、過去の設計・評価資産
を有効に活用することも可能となる。
〔発明の効果] 以上説明したように、本発明によれば、半導体集積回路
装置の評価を行なう際、各ブロック独立にモニタバッド
を通じ信号を人出力し各ブロック単体での評価を行うこ
とができるため、半導体集積回路装置の評価工数を大幅
に削減し、開発期間を短縮するとともに開発費を削減す
ることに大きな効果がある。
4、図面の簡単な説明5− 。
、71図は本発明pモニタ・パッド・セルの一実施例で
あり、 (a 、)はその構成図、 (b)は本発明の
モニタ・パッド・セルを含む半導体集積回路のブロック
図、、<C)は本発明の、モニタ・パ、ツド・セルを含
む半導体集積回路装置の構成図である。
第2図は従来のモニタ・パッド・セルであり、(a)は
その構成図、 (b)は従来のモニタ・パッド・セルを
含む半導体集積回路のブロック図、(C)は従来のモニ
タ・パッド・セルを含む半導体集積回路装置の構成図で
ある。
1・・・モニタ・パッド・セル 2・・・モニタ・パッド 3・・・モニタ・パッド 4・・・引き込み線 5・・・引出し線 6・・・ヒユーズ素子 7・・・ブロック1 8・・・ブロック2 9・・・信号線1 10・・信号線2 11・・半導体集積回路装置 12・・セル領域 13・・配線領域 14・・モニタ・パッド・セル 15・・モニタ・パッド 16・・引き込み線 17・・信号wA3 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴木喜三部(他1名)Cα) (C) 茎1自 (α) cb> (C) X z IZ

Claims (1)

    【特許請求の範囲】
  1.  半導体集積回路装置において、第1のモニタ・パッド
    と、該第1のモニタ・パッドと第1の信号線との接続手
    段と、第2のモニタ・パッドと、該第2のモニタ・パッ
    ドと第2の信号線との接続手段と、前記第1のモニタ・
    パッドと前記第2のモニタ・パッドとを接続するヒュー
    ズ素子とから構成されることを特徴とするモニタ・パッ
    ド・セル。
JP2328083A 1990-11-28 1990-11-28 モニタ・パッド・セル Pending JPH04196452A (ja)

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JP2328083A JPH04196452A (ja) 1990-11-28 1990-11-28 モニタ・パッド・セル

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JP2328083A JPH04196452A (ja) 1990-11-28 1990-11-28 モニタ・パッド・セル

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JP2328083A Pending JPH04196452A (ja) 1990-11-28 1990-11-28 モニタ・パッド・セル

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100314734A1 (en) * 2009-06-14 2010-12-16 Terepac Processes and structures for IC fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100314734A1 (en) * 2009-06-14 2010-12-16 Terepac Processes and structures for IC fabrication
US8759713B2 (en) * 2009-06-14 2014-06-24 Terepac Corporation Methods for interconnecting bonding pads between components

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