JPH04196723A - Ｐｗｍ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、スイッチング電源などの制御を行うのに好適
な、ＰＷＭ制御装置に関するものである。

〔従来の技術〕

従来、この種のＰＷＭ制御装置はナショナル・テクニカ
ル・レポート（Ｎａｔｉｏｎａｌ　Ｔｅｃｈｎｉｃａｌ
　ＲｅｐｏｒｔＶｏｌ　２４．Ｎｏ、ｌ、Ｆｅｂ、１９
７８　　第１５４頁〜第１６５頁）に示されているＡＮ
６５１０の如（、アナログ方式のものであった。

Ｃ発明が解決しようとする課題〕 従来例においては、アナログ方式の制御を行っているた
め、デジタル方式であるＣＰＵによる制御が困難であっ
た。特に、そのデータのやりとりをするインターフェー
ス部のデータ変換や同期をとる事が難しく、しかも回路
規模が大きくなるという欠点があった。

一方、アナログ方式のＰＩＭ回路における制御精度その
ものは良好であり、デジタル回路で同等の制御精度を得
るためにはクロック周波数を１６ＭＨｚ等の高周波とす
る必要があり、デジタル方式のＰＷＭ回路の設計はその
ような高速クロックで誤動作が生じず、しかも制御容易
なシステムとする必要があった。

よって本発明の目的は、このような点に鑑み、高速クロ
ックで誤操作することのないデジタル方式のＰＷＭ制御
装置を提供することにある。

［課題を解決するための手段］ 本発明は、ＰＷＭ　ｉｌｌ力信号にかかる制御データを
ラッチするラッチ手段と、前記ＰＷＭ出力信号の周期を
決めるアップダウンカウンタと、自己のカウント値が零
近傍のとき供給されるデータセット信号に応答して前記
アップダウンカウンタのカウント６カデータがセットさ
れるダウンカウンタと、前記データセット信号に応答し
て前記ラッチ手段より取り出された第１の制御データに
より、前記アップダウンカウンタを制御するアップダウ
ン制御手段と、前記データセット信号に応じて前記ラッ
チ手段より取り出された第２の制御データと、前記ダウ
ンカウンタのカウント出力データと、前記データセット
信号によりＰＷＭ出力信号を形成する波形形成手段と、
前記ＰＷＭ出力信号の１周期の区切りの検出及び外部か
らの非同期信号を検出する信号積８回路とを具備したも
のである。

〔作　用〕

本発明によれば、ＰＷＭ制画製画装置路を共用すること
で、装置の簡素化及び回路動作のディレィ等を無くすこ
とができる。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

叉ＪＪ粗上 第２図は本発明の第１実施例であるＰＷＭ制賀制置装置
ロック図である。図において、１はアップダウン割面回
路であり、アップダウンカウンタ（以下、［１／Ｄカウ
ンタという）２のカウントアツプ、カウントダウンを制
御する回路である。アップダウン制御回路１のクロック
出力端子は信号ライン２０を通じてＬｌ／Ｄダウンカウ
ンタロック入力端子に接続されている。また、同制画回
路１のＵ／Ｄ制（財）端子は信号ライン１０を通じて、
Ｕ／Ｄカウンタ２のＩＪ／Ｄｔｌｙｌｌ＠信号入力端子
に接続されている。

ＰＷＭ制御のためのフィードバック（ＦＥＥＤ　ＢＡＣ
Ｋ）信号端子８が信号ライン９を通じてアップダウン制
御回路１のフィードバック信号入力端子に接続されてい
る。Ｕ／Ｄカウンタ２のカウント値はパスライン１１を
通してダウンカウンタ３のデータ入力端子と波形成形回
路５のＵ／Ｄカウントデータ入力端子に接続されている
。ダウンカウンタ３のカウント値データ出力端子は、パ
スライン１２を通じて信号検出回路２１と波形成形回路
５のダウンカウンタデータ入力端子に接続されている。

カウント値判定回路４ａは、信号検出回路２１からのデ
ータに応じて信号ライン１３上に、ＰＷＭ信号の１周期
のパルス出力が終了し、次のパルス信号形成スタートの
タイミングを示すデータセット信号を出力する機能を有
する回路である。データセット信号ライン１３は、波形
成形回路５の制御信号入力端子に接続されている。波形
成形回路５には、さらにデータラッチ６の一部の信号が
信号ラインｉ４を通じて入力されている。そのため、信
号ライン１１．１２．１３．１４．１５上の信号に応じ
、波形成形回路５はＰＷＭ出力を生成し、信号ライン１
６を介してＰＷＭ信号８カ端子Ｉ７にＰＷＭ信号を８カ
する。

信号ライン１３は、ダウンカウンタ３とアップダウン制
置回路１とデータラッチ回路６のデータセット信号入力
端子に接続されている。データラッチ回路６はＣＰＵ７
の制御データを信号バス１８を通じて受取り、データバ
ス１４．１９を通じて波形成形回路５及びアップダウン
制御回路１に伝達する。７−１は、ＣＰＵ７がデータラ
ッチ回路６に情報を書き込むための書込み信号を伝送す
るラインである。

回路全体のタイミングの基準を与えるクロック信号は、
信号ライン１５を通じてダウンカウンタ３、信号検出回
路２１．カウント値判定回路４ａ、波形成形回路５のク
ロック信号入力端子に接続されている。

次に、第２図に示した第１実施例の動作について説明す
る。

ＣＰＵ７は、本ＰＷＭ制御装置を制御するための制御デ
ータを信号バス１８上に出力し、同時に信号ライン７−
１に書き込み信号を出力し、データラッチ回路６上に本
ＰＷＭ制御装置を制御するためのデータをセットする。

ただし、信号ライン１４．１９上にそのデータが出力さ
れるのは、データセット信号ライン１３上におけるデー
タセット信号の立ち上がりのタイミングとする。ここで
信号ライン１３上の“１”の値をデータセット信号とす
る。

いま、信号ライン１３上に“１”がセットされると、波
形成形回路５はセットされ、信号ライン１６を通じてＰ
ＷＭ信号出力端子１７には“１”が出力される様に動作
する。また、ダウンカウンタ３に、Ｕ／Ｄカウンタ２の
出力値がセットされる。アップダウン制御回路ｌは、ラ
イン１３上のデータセット信号（ロード信号）の立ち上
がり及び立ち下がりのエツジに同期して動作する。すな
わち、アップダウン制御回路１はライン１３上のデータ
セット信号の立ち上がりのタイミングに同期してフィー
ドバック信号入力端子８及びデータバス１９上の信号（
第１の制御データ）状態を判定し、信号線ｌｏ上に出力
するデータを決定し、データセット信号（ロード信号）
の立ち下がりのタイミングに同期して、信号ライン２０
上にクロックを出力し、Ｕ／Ｄカウンタ２のカウント出
力値を１増加、又は１減少させるか、又は、アップダウ
ンカウンタのＵ／Ｄカウント動作を停止すべ（信号ライ
ン２ｏ上にカウントアツプ又はダウンの為のクロックを
出力させぬ様に動作する。

ダウンカウンタ３は、Ｕ／Ｄカウンタ２のカウント出力
値をその最大値として、その値がらダウンカウンタ３の
カウント値を、信号ライン１５上にクロック信号が“１
”から“０”に変化する毎に減少するものとする。そし
て、波形成形回路Ｓは、ダウンカウンタ３のカウント出
力値を信号ライン１２を通じてその中に取り込み、デー
タバス１４上の制御データ（第２の制御データ）と信号
ライン１５上のクロック信号の立ち下がりエツジで比較
判定を行い、その両者の値が一致すると、信号ライン１
６を通じＰＷＭ信号出力端子１７に出力されるデータを
“１”から“０”に変更することで、出力端子１７に出
力される信号のデユーティコントロールを行う。

波形成形回路５は、また信号ライン１１上のデータも信
号ライン１３上の信号の立ち下がりエツジで取り込み、
その値とデータバス１４上に与えられる８力動作制御デ
ータとの大小比較を行い、信号ラインｌｌ上のデータが
信号ライン１４上に与えられる出力動作制御データより
小のときには、ＰＷＭ信号出力端子１７は単に“１”と
なり、ＰＷＭ信号のａカが停止し、大のときのみＰＷＭ
信号がａカされる。

ダウンカウンタ３を構成する全てのフリップフロップは
信号線１５上に加わるクロック信号の立ち下がりに同期
して動作し、信号線Ｉ３上に“１”が立っているときは
、ダウンカウンタ３の動作が停止し、そのパスライン１
２のカウント出力値は信号バス１１上のデータに変更さ
れ、そのまま接続される。

いま、信号ライン１１上のデータが信号ライン１４上に
与えられる出力動作制御データより大のときの動作状態
について説明する。

カウント値判定回路４ａは、信号検出回路２１の＄カデ
ータを信号線２２を通じて入力し、ライン１５上のクロ
ック信号の立ち下がりエツジに同期して判定し、零値近
傍の所定値で信号ライン１３上にデータセット信号を出
力する。

次に、信号検出回路２１の動作を第１図の信号検出回路
の詳細図に従って説明する。リセット状態において、パ
スライン１２上のデータは信号バス１１上のデータに変
更され、ライン１３上のＬＯＡＤ信号は“１”となる。

そして、ライン１５上のクロック信号の立ち下がりに応
じて、ＮＯＲゲート２６の出力“０”が信号ライン２２
に出力され、カウント値判定回路４ａによりライン１３
上のＬＯＡＤ信号が“０”となる。

ＯＲゲート２４の出力は、パスライン１２にデータがセ
ットされているとき“１”であり、信号ライン２８も“
１”であるので、ライン２３上のＴＩＭ信号が“１”で
あれば、ＮＯＲゲート２６の出力は“０”に保持される
。従って、ダウンカウンタ３によりデータバス１２上の
データが全て“０”に成るか、或いは、ライン２３上の
ＴＩＭ信号が“Ｏ”に成ることにより、ＡＮＤゲート２
５の出力が“０”でＮＯＲゲート２６の出力は“１”と
成り、ライン１５上のクロック信号の立ち下がりに応じ
て、信号ライン２２に“１”がセットされることになる
。

その結果１、ライン１３上のＬＯＡＤ信号が“１”とな
ってデータバス１２上のデータが信号バスｌｌ上のデー
タに変更さ”れ、リセット状態に戻る。よって、ライン
２３上のＴＩＭ信号はデータバス１２上のデータに拘ら
ず信号ライン２２のデータを“１”にセットすることが
できる。従って、本実施例では、ＰＷＭ出力端子１７の
出力を“１”の期間。

Ｏ”の期間を共に変更でき、複雑な回路のＰＷＭ制御を
可能とした。

Ｋ立上ユ 第３図は、第２の実施例を示すブロック図である。第３
図に示した実施例は実際に電源回路に使用したものであ
り、商用電源からトランスＴ１を介して、１つ以上の８
カを得る電源回路の内の１つのａカから抵抗Ｒ１，Ｒ２
により信号を検出し、ＣＰＵ７からのデータと比較する
ことによってＦＥＥＤ　ＢＡＣＫ（フィードバック）信
号とする。また、トランスＴ１からの出力信号２４（第
４図に示す）の波形の立ち下がりのゼロクロス点を検出
して、ライン２３上のＴＩＭ信号とする。このＴＩＭ信
号のタイミングでトランジスタＴｒｉはオン状態となり
、トランジスタＴｒ＋　もオンとなる。従って、トラン
スＴ１に電圧が残っている場合にトランジスタＴｒ＋を
オンすると、大電流がトランジスタＴｒ＋自身に流れ込
みトランジスタＴｒ＋が破壊するおそれがあったものを
、トランスＴ、の電圧が完全にゼロになったのを検出し
てトランジスタＴｒ＋を動作させることで、トランジス
タＴｒｉに大電流が流れ込むことがな（なる。

及五土ユ 第６図は、第３の実施例を示すブロック図である。第３
の実施例については、第１の実施例と共通の部分の説明
は省略し、異っている部分に関してのみ説明する。

第１実施例に比較して、ラッチ回路（フラグ）６−１．
インバータ回路６−４．アンドゲート回路６−５が追加
されている。

ラッチ回路６−１のデータ入力端子Ｉにはデータバス１
８中の１ラインが接続され、ラッチ信号入力端子りには
信号ライン６−２が接続されており、それがＣＰＵ７の
ラッチ制御用信号出力端子に接続されている。ラッチ回
路６−１のＱ出力端子は信号ライン６−３を通じて、イ
ンバータ６−４の入力端子とデータラッチ回路６のリセ
ット入力端子と、カウント値判定回路４ｂのフラグ制御
信号入力端子に接続されている。インバータ６−４の出
力端子は、アンドゲート６−５の一方の入力端子に接続
されており、アンドゲート６−５の他方の入力端子は信
号ライン１６を介して波形成形回路５のＰＷＭ信号出力
端子に接続されている。そして、アンドゲート６−５の
出力端子がＰＷＭ信号比力端子１７に接続されている。

次に、第５図を参照して、カウント値判定回路４ｂにつ
いて説明する。ここで、破線で囲んだブロック４ｂは、
カウント値検８回路４−１．オア回路４−２．　Ｄタイ
プフリップフロラプ回路４−３により構成されている。

信号ライン２２はカウント値検出回路４−１の入力端子
に接続され、カウント値検出回路４−１の出力端子は信
号ライン４−４を通じてオアゲート４−２の一方の入力
端子に接続されている。オアゲート４−２の他方の入力
端子には信号ライン６−３が接続されており、オアゲー
ト４−２の出力端子が信号ライン４−５を通じてＤタイ
プフリップ７０ツブ４−３のＤ入力端子に接続されてい
る。Ｄタイプフリップフロップ４−３のＱｌ力は信号ラ
イン１３に接続されており、また、クロック入力端子は
信号ライン１５に接続されている。ただし、Ｄタイプフ
リップフロップ４−３は信号ライン１５上の信号の立ち
下がりエツジでＤ入力端子上のデータをＱ出力端子に取
り込むタイプのフリップフロップとする。

次に、本実施例の動作を説明する。第１実施例と共通部
分は省略し異っている部分についてのみ述べる。ラッチ
回路６−１は、システムの制御用フラグであり、ＣＰＵ
７が信号ライン６−２及びデータバス１８上に制御信号
を出力し、ラッチ回路６−１にセット信号を出力するこ
とによって、ラッチ回路６−１のＱ圧力をコントロール
するように構成されている。ラッチ回路６−１のＱ出力
が“１”のときは、信号ライン６−３上のデータが“１
”となり、インバータ６−４を通じてアンドゲート６−
５の一方の入力にその反転信号“０”が加わるため、Ｐ
ＷＭ出力端子１７は“０”に固定される。

この時、オアゲート４−２を通じてＤタイプフリップフ
ロップ４〜３のＤ入力端子に“１”が加わるため、その
信号は信号ライン１５上の信号の立ち下がりエツジで、
Ｑ出力端子に”１”の値が出力される。そして、Ｄタイ
プフリップフロップ４−３のＱ出力端子に“１”が出さ
れているときは、信号ライン１３上のデータセット信号
が“１°゛となり続けてＰＷＭ回路の動作が停止する。

カウント値検出回路４−１は、信号ライン１３上のデー
タセット信号の検出と、ダウンカウンタ３のカウント値
を判定する機能を有するため、信号ライン６−３に“１
”が加わっている状態では、カウント値検出回路４−１
の出力端子が“０″となっている。このため、Ｃ：ＰＵ
Ｔがラッチ回路６−１のＱ出力のセットデータを“ｌ”
から′Ｏ”に変更すると、信号ライン６−３上の信号が
“１”から“０”となり、信号ライン４−５上の信号も
１”から”０”に変化する。また、信号ライン６−３が
０”になると、アンドゲート６−５の出力端子には信号
ライン１６の信号がそのまま出力可能な状態となる。そ
して、信号ライン４−５上の信号が“１”から“０”に
変化した後に信号ライン１５上の信号が“１”から“０
”に立ち下がるタイミングで、フリップフロップ４−３
のＱ出力のデータが“１”から“０”に変化し、その後
の動作は従来例と同じになる。

なお、データラッチ回路６は、信号ライン６−３が“１
”のときには、バス１４．１９上のデータがＣＰＵ７の
命令で自白に変更可能な状態になるものとする。このデ
ータラッチ回路６の出力データが変化しても、信号ライ
ン１３上に“１”が出力されている範囲では回路の動作
は停止しており、誤動作が生じない。

以上のように本実施例は動作するため、ＣＰＵ回路とＰ
ＷＭ回路とが互いに非同期動作をしようとも容易にＣＰ
Ｕ回路によってＰＷＭ回路の動作を誤動作なく制御可能
となる。

なお、ラッチ回路６−１はＤフリップフロップに容易に
置き換えられる。

Ｋ１豊Ａ 次に本発明の第４の実施例について説明する。

第７図は、第４の実施例であるＰＷＭ制御装置を示すブ
ロック図である。上記第３の実施例と異なる点のみにつ
いて説明し、その他に関しては説明を省略する。

第４の実施例では、信号ライン６−３が、第２の実施例
と比較してＵ／Ｄカウンタ２のリセット端子に接続され
ている点が異っている。Ｕ／Ｄカウンタ２はリセットが
かかると、ライン１６に出力されるＰＷＭ信号のデユー
ティ比が最小となる様な値にリセットされる回路構成と
なっている。

次に本実施例の動作について説明する。第２の実施例と
異なる点は、ＣＰＵ７がラッチ回路６−１のＱ出力端子
を“１”にセットすると、ＰＷＭ信号の出力端子の制御
をすると同時にＵ／Ｄカウンタ２をリセットする点があ
げられる。その結果、ＣＰＵ７の制御によって容易にＰ
ＷＭ信号出力端子１７に出力されるＰＷＭ出力信号を初
期化し、新たにソフトスタート制御を行いながら、スイ
ッチング電源電圧制御を再開する事が可能となる。

以上の第３および第４の実施例は、第１の実施例の代わ
りに第２の実施例に適用することも可能である。

［発明の効果］ 以上説明したように本発明によれば、外部からのタイミ
ング信号によりＰＷＭ出力信号を制御できるようにした
ことにより、制御対象の複雑化や制御の高精度化に対応
していくことが可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例における信号検出回路を
示す回路図、 第２図は第１の実施例の全体を示すブロック図、 第３図は第２の実施例を示すブロック図、第４図は第２
の実施例の各部信号波形を示す図、 第５図は第３および第４の実施例で用いるカウント値判
定回路を示す図、 第６図は第３の実施例を示すブロック図、第７図は第４
の実施例を示すブロック図である。 ■・・・アップ／ダウン制御回路、 ２・・・Ｕ／Ｄ　’　（アップ／ダウン）カウンタ、３
・・・ダウンカウンタ、 ５・・・波形成形回路、 ７・・・ｃｐｕ　。 ８・・・ＦＥＥＤ　ＢＡＣＫ　　（フィードバック）信
号入力端子、 １７・・・ＰＷＭ出力端子、 ２１・・・信号検出回路、 ２３・・・タイミング信号ライン。 第２亥ＳＬ例１＝五ト飄各評のイｉうｉ改ロコ第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １）ＰＷＭ出力信号にかかる制御データをラッチするラ
   ッチ手段と、 前記ＰＷＭ出力信号の周期を決めるアップダウンカウン
   タと、 自己のカウント値が零近傍のとき供給されるデータセッ
   ト信号に応答して前記アップダウンカウンタのカウント
   出力データがセットされるダウンカウンタと、 前記データセット信号に応答して前記ラッチ手段より取
   り出された第１の制御データにより、前記アップダウン
   カウンタを制御するアップダウン制御手段と、 前記データセット信号に応じて前記ラッチ手段より取り
   出された第２の制御データと、前記ダウンカウンタのカ
   ウント出力データと、前記データセット信号によりＰＷ
   Ｍ出力信号を形成する波形形成手段と、 前記ＰＷＭ出力信号の１周期の区切りの検出及び外部か
   らの非同期信号を検出する信号検出回路と を具備したことを特徴とするＰＷＭ制御装置。 ２）前記信号検出回路において、両方の検出信号の一時
   保持を一個のフリップフロップで共用することを特徴と
   する請求項１に記載のＰＷＭ制御装置。 ３）前記検出信号は、少なくとも、検出後ＰＷＭ信号発
   生回路を駆動するクロックの１クロック以上のディレィ
   後、ＰＷＭ信号を反転することを特徴とする請求項２に
   記載のＰＷＭ制御装置。 ４）前記検出信号がＰＷＭ信号を反転後、該検出回路の
   フリップフロップ中の記憶情報をリセットすることを特
   徴とする請求項３に記載のＰＷＭ制御装置。