JPH04196784A - ビデオディスクプレーヤ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオディスクプレーヤのアドレス情報の読
み取υの高安定化と、低価格イヒに関するものである。

従来の技術 近年、ビデオディスクプレーヤは広く一般家庭や業務用
に普及し、安価で、高機能高性能のビデオディスクプレ
ーヤの提供が急務となっている。

特にビデオディスクプレーヤは、ランダムアクセスの高
速性を生かした応用も多く考えられているが、ランダム
アクセスを高速化しようとするときに問題となるのがア
ドレス情報の読み取シである。

特にＣＬＶ（線速度一定方式）のビデオディスクで、ラ
ンダムアクセスをする際には、ディスク回転数が、再生
位置によって変わるので、ディスク回転数が正規の回転
数よシ離れていてもアドレス情報が読み取れるようにす
る必要がある。そのためには、従来のビデオディスクプ
レーヤはディスクから再生される映像信号に同期したク
ロックをＰＬＬなどの手段で生成し、そのクロックをも
とにアドレスのデコードをおこなっていた。今後は、こ
のようなディスク回転数が正規の回転数より離れていて
もアドレス情報が読み取れるビデオディスクプレーヤを
よシ安価にして導入する事が望まれている。

以下、図面を参照しながら上述した従来のビデオディス
クプレーヤの例を説明する。

第７図は従来のビデオディスクプレーヤの構成を示すブ
ロック図である。図において１はビデオディスク、２は
ピックアップ、３は復調回路、４は垂直同期分離回路、
６は水平同期分離回路、６はデータスライス回路、７は
データラインセレクト回路、８は第１のゲート、９はエ
ツジ検出回路、１０は第２のゲート、１１は位相比較器
、１２はループフィルタ、１３はＶＣＯ（可変周波数発
振器）、１４は分周器、１６はＲＳ−ＦＦ（フリップフ
ロップ）、１６はデコーダ、１７はカウンタ、１８は第
１の端子、１９は第２の端子、２０はスピンドルモータ
である。

第８図は記録単体に記録されているアドレス情報の規格
を示す。

第８図（−）に示すように、ビデオ信号の垂直帰線期間
に、水平同期信号に同期して、３ラインに渡り、アドレ
ス情報が記録されている。

第８図（ｂ）に示すように、１水平開期期間内に２４ビ
ツトのアドレス情報が記録されておυ、水平同期信号か
ら先頭ビットまでの時間と各ビット間の時間はそれぞれ
、ｔｌ、ｔ２と決められている。

情報は、信号の論理反転（エツジ）の方向により表され
、０から１へのエツジがデータの１″を、１から０への
エツジがデータの０″を示す。従って、データの１″が
連続する場合や、データの“ｏ″が連続する場合などで
は、図に示すように、ビット間のエツジが生じる。

このように記録されたアドレス情報を第７図に示される
従来例のビデオディスクプレーヤで読み取る方法を次に
示す。

第９図は従来のビデオディスクプレーヤの復調回路、垂
直同期分離回路、水平同期分離回路、プーララインセレ
クト回路、データスライス回路の動作を示すタイミング
図である。

第１０図は従来のビデオディスクプレーヤの復調回路、
第１のゲート、エツジ検出回路、Ｒ３−ＦＦの動作を示
すタイミング図である。

第１１図は従来のビデオディスクプレーヤのＲ８−ＦＦ
の動作を示す図である。

第７図において、ビデオディスク１に記録されたＦＭ変
調されたアドレス情報を含む映像信号を、ピックアップ
２が電気的信号に変換する。ピックアップ２の出力を復
調回路３が、第９図（、）と第１０図（、）に示すよう
な、アドレス情報を含む映像信号に復調する。垂直同期
分離回路４は、入力された映像信号のうち第９図（Ｃ）
に示すように、垂直同期タイミング抽出し、データライ
ンセレクト回路７に入力する。水平同期分離回路６は、
入力された映像信号のうち第９図（ｂ）に示すように、
水平同期タイミングを抽出し、データラインセレクト回
路７と、位相比較器１１に入力する。データスライス回
路６は、入力された映像信号をほぼｓｏ　Ｉ　ＲＥ付近
の基準電圧でスライスし、その結果を第９図（、）に示
すようにデジタル値で出力する。データラインセレクト
回路７は、入力される垂直同期タイミング信号と、水平
同期タイミング信号とから、アドレス情報が記録されて
いる水平走査タイミング信号を第９図（ｄ）に示すよう
に生成し、この信号により、第１のゲート８は、第９図
（ｆ）と第１０図ｃｂ＞に示すようにアドレス信号のみ
を、第１の端子１８と、エツジ検出回路９に通過させる
。エツジ検出回路９は、第１０図（Ｃ）に示すように、
第１のゲート８を通過してきたアドレス信号に立ち下が
りおよび立ち上がりのエツジが検出された時に正惰性の
パルスを発生し、第２のゲート１ｏに入力する。第２の
ゲート１ｏは、Ｒ８−ＦＦ１ｓがリセット状態の時にエ
ツジ検出回路９の出力を第２の端子１９と、Ｒ３−ＦＦ
１５のセット端子に入力する。Ｒ３−ＦＦ１ｓは、第２
のゲート１ｏの出力で、セット状態になり、デコーダ１
６の出力で、リセット状態になる。Ｒ８−ＦＦ１ｓがセ
ット状態になるとカウンタ１７のリセットが解除され、
カウンタ１７は、ｖＣＯ１３で発生されるクロックの計
数を始める。デコーダ１６は、カウンタ１了の値がある
一定値になると正極性パルスを発生し、Ｒ８−ＦＦ１ｓ
をリセットする。Ｒ５−ＦＦ１５がセット状態の時には
、第２のゲート１゜は、エツジ検出回路９の出力を通過
させないので、デコーダ１ｅによって決定されるＲ８−
ＦＦ１ｓがリセットされるまでの時間を第１０図の（ｄ
）のｔｗに示すように次のビットまでの時間（第８図の
ｔ２）の％程度に設定すると、第１０図（幻に示すよう
に、アドレスデータの１″が連続する場合や”ＯＮが連
続する場合等に現れるビット間のエツジを除去すること
ができる。

第２の端子１９にパルスがあられれた時の第１の端子１
８の信号は、エツジ検出直後のデータ信号のレベルであ
るので、第８図に示す立ち上がりエツジが′１”立ち下
がυエツジが“０″の論理と合致している。従って、第
２の出力端子１９に出力されるパルスをデータ検出信号
とし、第１の出力端子１８の出力をそのデータの論理と
して、外部に取り出す事ができる。

位相比較器１１と、ループフィルタ１２と、ｖＣＯ１３
と、分周器１４は、ＰＬＬを構成している。従ってＶＣ
Ｏ１３の発生するりＯツクは、水平同期分離回路６によ
って出力される水平同期信号の整数倍の周波数を持つ。

ＣＬＶディスクでは、再生位置によって、スピンドルモ
ータ２０の最適回転数が変わるので、ランダムアクセス
等で、ピックアップ２が大きく移動した直後等では、ス
ピンドルモータ２ｏの回転が正規回転数になるまでに時
間がかかる。このような場合には、カウンタ１７で計数
するクロックが、ＰＬＬによってその時の水平同期信号
の整数倍に保たれているので、Ｒ８−ＦＦ１ｓのＱ出力
は第１１図に示すように、その時のスピンドルモータ２
ｏの回転速度と正規回転速度の差によってｔｗｌ　、ｔ
ｗ２．ｔｗ３のように変化し、正しくビット間のエツジ
を除去できる。

もし、ＰＬＬを用いずｔｗを固定にすると、スピンドル
モータ２０の回転速度と正規回転速度の差が生じている
場合に、次のデータのエツジがＲ８−ＦＦ１ｓのＱ出力
がＨｉのうちに現れたシ、また逆に、Ｒ８−ＦＦ１ｓが
リセットされた後にビット間のエツジが現れたシするの
で、正しくアドレスが読めなくなり、ランダムアクセス
の速度を遅くする。

発明が解決しようとする課題 しかしながら、このような構成のビデオディスクプレー
ヤでは、データ間のエツジの除去のためＰＬＬを用いて
クロック発生しているので、ループフィルタやｖＣＯと
いったディジタル回路化、即ち集積回路化に向かない回
路が多く、そのために、ビデオディスクプレーヤの回路
部品数が増え、低価格で、ランダムアクセスの速いビデ
オディスクプレーヤが提供できないという欠点があった
。

本発明は上記課題に鑑みて、回路部品数を減らし、低価
格で、ランダムアクセスの速いビデオディスクプレーヤ
を提供するものである。

課題を解決するだめの手段 上記課題を解決するために本発明のビデオディスクプレ
ーヤは、ビデオディスクを回転させるスピンドルモータ
と、ビデオディスクに記録された信号を電気的信号に変
換するピックアップと、ピックアップ出力から映像信号
を復調する復調器と、復調器出力から水平同期信号を抽
出する水平同期信号分離回路と、アドレスが記録されて
いる水平走査期間で、復調器出力と基準レベルと比較し
、結果をディジタル値として出力するコード分離回路と
、コード分離回路出力のディジタル値の遷移を検出する
エツジ検出回路と、エツジ検出回路の動作を禁止する禁
止回路と、正規の水平同期信号周期と水平同期信号分離
回路出力の周期の差に応じて複数の場合に場合分けする
判別回路と、判別回路が判別した各場合毎に禁止回路が
エツジ検出回路の動作を禁止する時間の長さを変える手
段とを備えたものである。

作　　用 本発明では、上記した構成によシ、スピンドルモータ回
転数と正規回転数の差に応じてエツジ検出の禁止時間を
段階的に変化させる事により、ＰＬＬを用いなくてもス
ピンドルモータの回転速度と正規回転速度の差が生じて
いる場合にも正しくアドレスが読める回路を実現するこ
とにより、アドレスデコード回路の大部分をディジタル
回路化し、集積回路化が容易な回路構成とする事により
、ビデオディスクプレーヤの回路部品数を減らし、低価
格で、ランダムアクセスの速いビデオディスクプレーヤ
の提供が可能となる。

実施例 以下、本発明の一実施例のビデオディスクプレーヤを、
図面を参照しながら説明する。

第１図は、本発明の一実施例のビデオディスクプレーヤ
の構成を示すブロック図である。図において３１はビデ
オディスク、３２はピックアップ、３３は復調回路、３
４は垂直同期分離回路、３６は水平同期分離回路、３６
はデータスライス回路、３７はデータラインセレクト回
路、３８は第１のゲート、３９はエツジ検出回路、４ｏ
は第２のゲート、４１は発振凹路、４２は第１のカウン
タ、４３は第１のデコーダ、４４は第２のデコーダ、４
５は第３のデコーダ、４６は第４のデコーダ、４７は第
１のＲ８−ＦＦ（フリップフロップ）、４８は第２のＲ
８−ＦＦ、４９は第３のＲＩＦＦ。

６０は第３のゲート、５１は第４のゲート、５２は第６
のゲート、５３は第６のゲート、５４は第７のゲート、
５６は第８のゲート、６６は第９のゲート、６７は第２
のカウンタ、６８は第３のカウンタ、５９は第４のカウ
ンタ、６０は第４のＲ３−ＦＦ、ｅｌは第５のＲ８−Ｆ
Ｆ、６２は第コ〜ダ、６７は第７のデコーダ、６８は第
１１のゲート、６９は第１２のゲート、７ｏは第１３の
ゲート、７１は第６のＲ５−ＦＦ、７２は第１のの端子
、７３は第２の端子、７４はスピンドルモータである。

第８図に示されるように記録されたアドレス情報を第４
図に示される本発明の一実施例のビデオディスクプレー
ヤで読み取る方法を次に示す。

第２図は、本発明の一実施例のビデオディスクプレーヤ
の復調回路、垂直同期分Ｎ、回路、水平同期分離回路、
データラインセレクト回路、データスライス回路の動作
を示すタイミング図である。

第３図は、本発明の一実施例のビデオディスクプレーヤ
の復調回路、第１のゲート、エツジ検出回路、第６のＲ
８−ＦＦの動作を示すタイミング図である。

第４図は、本発明の一実施例のビデオディスクプレーヤ
の第５のカウンタ、第５のデコーダ、第６のデコーダ、
第７のデコーダ、第６のＲ５−ＦＦの動作を示すタイミ
ング図である。

第６図は、本発明の一実施例のビデオディスクプレーヤ
の第１のカウンタ、第１のデコーダ、第２のデコーダ、
第３のデコーダ、第４のデコーダ。

第１のＲ８−ＦＦ、第２のＲ８−ＦＦ、第３のＲ８−Ｆ
Ｆの動作を示すタイミング図である。

第６図は、本発明の一実施例のビデオディスクプレーヤ
の第６のＲ５−ＦＦの動作を示す図である。

第１図において、ビデオディスク３１に記録されたＦＭ
変調されたアドレス情報を含む映像信号を、ピックアッ
プ３２が電気的信号に変換する。

ピックアップ３２の出力を復調回路３３が、第２図（ａ
）と、第３図（ａ）に示すような、アドレス情報を含む
映像信号に復調する。垂直同期分離回路３４は、入力さ
れた映像信号のうち第２図（Ｃ）に示すように、垂直同
期タイミングを抽出し、データラインセレクト回路３７
に入力する。水平同期分離回路３５は、入力された映像
信号のうち第２図（ｂ）に示すように、水平同期タイミ
ングを抽出し、データラインセレクト回路３７と、第３
のゲー）５０と、第４のゲート５１と、第５のゲート５
２に入力する。データスライス回路３６は、入力された
映像信号をほぼ５ｏＩＲＥ付近の基準電圧でスライスし
、その結果を第２図（ｅ）に示すようにデジタル値で出
力する。データラインセレクト回路３７は、入力される
垂直同期タイミング信号と、水平同期タイミング信号と
から、アドレス情報が記録されている水平走査タイミン
グ信号を第２図（ｂ）に示すように生成する。この信号
によって第１のゲート３８は、第２図（ｆ）と、第３図
（ｂ）に示すようにアドレス信号のみを、第１の端子７
２と、エツジ検出回路３９に通過させる。エツジ検出回
路３９は、第３図（Ｃ）に示すように、第１のゲート３
８を通過してきたアドレス信号に立ち下がりおよび立ち
上がシのエツジが検出された時に正極性のパルスを発生
し、第２のゲート４０に入力する。

第２のゲート４ｏは、第６０Ｒ３−ＦＦ７１がリセット
状態の時にエツジ検出回路３９の出力を第２の端子７３
と、第６のＲ８−ＦＦ７１のセット端子に入力する。第
６のＲ５−ＦＦ７１は、第２のゲート４ｏの出力で、セ
ット状態になる。第１４のゲート６４と、第１１のゲー
ト６８と、第１２のゲート６９と、第１３のゲート７０
は、切り替えスイッチの動作をし、第４のＲ３−ＦＦｅ
。

と第５（７）ＲＳ−ＦＦ６１と、第１０のゲート６２の
出力に応じて、第６のデコーダ６６か、第６のデコーダ
６６か、第７のデコーダ６７かの出力を第６のＲ８−Ｆ
Ｆ７１のリセット入力に出力し、これによって第６のＲ
３−ＦＦ７１がリセット状態になる。

第６のＲ８−ＦＦ了１がセット状態になると第６のカウ
ンタ６３のリセットが解除され、第５のカウンタｅ３は
、発振回路４１で発生される固定周波数のクロックの計
数を始める。第６のデコーダ６６、第６のデコーダ６６
、第７のデコーダ６７は、第４図に示すように、第６の
カウンタ６３の値がある一定値になると正極性パルスを
発生し、第６のＲ８−ＦＦ了１をリセットする。第６の
Ｒ８−ＦＦ７１がセット状態の時には、第２のゲ−４４
０は、エツジ検出回路３９の出力を通過させないので、
第６のデコーダ６６、もしくは第６のデコーダ６６、も
しくは第７のデコーダ６７によって決定される第６のＲ
８−ＦＦ７１がリセットされるまでの時間（第３図（ｄ
）のｔ　ｗ　）を後述するように適当な値に設定すると
、第３図（ｆ）に示すように、アドレスデータの“１″
が連続する場合や０”が連続する場合等に現れるビット
間のエツジを除去することができる。

第２の端子７３にパルスがあられれた時の第１の端子７
２の信号は、エツジ検出直後のデータ信号のレベルであ
るので、第８図に示す立ち上がりエツジが”１″立ち下
がりエツジが”０″の論理と合致している。従って、第
２の出力端子７３に出力されるパルスをデータ検出信号
とし、第１の出力端子子２の出力をそのデータの論理と
して、外部に取り出す事ができる。

第１のカウンタ４２は、発振回路４１の出力クロックを
計数する。今、発振回路４１の発振周波数を正規の水平
同期信号の周波数の４６５倍とする。第６図に示すよう
に、第１のデコーダ４３と、第２のデコーダ４４と、第
３のデコーダ４６と、第４のデコーダ４６とは、第１の
カウンタ４２のカウント値がそれぞれに設定された一定
値になるとパルスを生じる。第１のデコーダ４３がパル
スを発生する設定値を、４６５の約１３０％の値、第２
のデコーダ４４がパルスを発生する設定値を、４６６の
約１０５％の値、第３のデコーダ４５がパルスを発生す
る設定値を、４５５の約９５チの値、第４のデコーダ４
６がパルスを発生する設定値を、４５６の約Ｔｏ％の値
とする。第３のＲ９−ＦＦ４９は、第４のデコーダ４６
の出力でセットされ、第３のデコーダ４６の出力でリセ
ットされる。第２のＲ８−ＦＦ４８は、第３のデコーダ
４６の出力でセットされ、第２のデコーダ４４の出力で
リセットされる。第１のＲ５−ＦＦ４７は、第２のデコ
ーダ４４の出力でセットされ、第１のデコーダ４３の出
力でリセットされる。従って、第１のＲ８−ＦＦ４７．
第２のＲ８−ＦＦ４８゜第３のＲ８−ＦＦ４９の出力は
、第６図に示すようなタイミングとなる。第１のＲ８−
ＦＦ４７の出力は、第３のゲー）５０に接続され、第２
のＲ８−νＦ４Ｂの出力は、第４のゲート６１に接続さ
れ、第３のＲ３−ＦＦ４９の出力は、第６のゲート５２
に接続されている。第３のゲート５０゜第４のゲート５
１．第５のゲート５２のそれぞれのもう一方の入力は、
水平同期分離回路３６の出力が接続されているので、第
３のゲート５０の出力に負極性パルスがあられれるのは
、第１のカウンタ４２のカウント直が４５６の約１０６
％と４５５の約１３０チにある間に水平同期が検出され
た場合であシ、第４のゲート６１の出力に負極性パルス
があられれるのは、第１のカウンタ４２のカウント値が
４５５の約１０５％にある間に水平同期が検出された場
合であυ、第６のゲート６２の出力に負極性パルスがあ
られれるのは、第１のカウンタ４２のカウント値が４５
５の約７０％と４６６の約９５％にある間に水平同期が
検出された場合である。第３のゲート６ｏの出力と、第
４のゲート５１の出力と、第５のゲートε２の出力は、
第６のゲート６３にて、負論理ＯＲが取られ第１のカウ
ンタ４２をリセットするので、第１のカウンタ４２は、
水平同期信号が検出される度にリセットがかかる。従っ
て、水平同期信号の周期が正規の周期の約７０％〜９５
％の場合には、第５のゲート６２の出力に負極性パルス
が現れ、水平同期信号の周期が正規の周期の約９６〜１
０６弼の場合には、第４のゲート５１の出力に負極性パ
ルスが現れ、水平同期信号の周期が正規の周期の約１０
５チ〜１３０チの場合には、第３のゲート５ｏの出力に
負極性パルスが現れる。よって、第３のゲート５ｏ、第
４のゲート５１．第５のゲート５２のうち、どのゲート
の出力に負極性パルスが現れるかを判定すれば、スピン
ドルモータ７４の回転が正規回転数に対して、遅いか、
正常か。

速いかを判別する事ができる。しかし、この検出方法で
は、例えば、水平同期信号の周期が、４６５の１０５％
の近傍にあった場合などでは、スピンドルモータ７４の
僅かな回転ムラや、ビデオディスク３１の偏心などで、
ある時は、第３のゲート６０に負極性パルスが検出され
、またある時は、第４のゲート５１に負極性パルスが検
出されるといった事が起こシ得るので、カウンタを用い
て、これらの負極性パルスを積分し、スピンドルモータ
７４の速度判別を行う。

第７のゲート６４は、第４のゲート６１の出力と、第６
のゲート５２の出力を負論理ＯＲＬ、第４のカウンタ５
９のリセット入力に出力する。第８のゲート６５は、第
３のゲー）５０の出力と、第５のゲート５２の出力を負
論理ＯＲし、第３のカウンタ５８のリセット入力に出力
する。第９のゲート５６は、第４のゲート６１の出力と
、第３のゲー）５０の出力を負論理ＯＲし、第４のカウ
ンタ５９のリセット入力に出力する。第４のカウンタ５
９は、第３のゲート６０の出力を計数し、第３のカウン
タ６８は、第４のゲート６１の出力を計数し、第２のカ
ウンタ５７は、第５のゲート６２の出力を計数する。従
って、第３のゲート６０に負極性パルスが現れた場合に
は、第４のカウンタ５９のカウント値が１上がって、第
３のカウンタ５８と第２のカウンタ５７はリセットされ
、第４のゲート６１に負極性パルスが現れた場合には、
第３のカウンタ６８のカウント値が１上がって、第４の
カウンタ５９と第２のカウンタ５７はリセットされ、第
６のゲート６２に負極性パルスが現れた場合には、第２
のカウンタ６７のカウント値が１上がって、第４０カウ
ンタ６９と第３のカウンタ５８はリセットされる。

第４のＲ８−Ｆ　Ｆ　ｅ　ｏは、第４のカウンタ６９に
オーバーフローが生じるとセントされ、第３のカウンタ
６８にオーバーフローが生じるとリセットされる。第５
のＲ３−ＦＦｅｌは、第２のカウンタ６７にオーバーフ
ローが生じるとセットされ、第３のカウンタ５８にオー
バーフローが生じるとリセットされる。従って、第４の
Ｒ６−ＦＦ６０がセットされる条件は、第３のゲート５
０に、第４のカウンタ６９がオーバーフローを起こすだ
けの数の負極性パルスが連続的に出力され、その間第４
のゲート５１と、第６のゲート６２には、−度も負極性
パルスが出力されなかった場合であυ、第６ＯＲ８−Ｆ
Ｆｅｌがセットされる条件は、第６のゲート６２に、第
２のカウンタ５７がオーバーフローを起こすだけの数の
負極性パルスが連続的に出力され、その間第４のゲート
６１と、第３のゲート５０には、−度も負極性パルスが
出力されなかった場合であり、第４のＲ３−ＦＦｅｏ。

第６のＲ３−ＦＦｅｌが共にリセットされる条件は、第
４のゲート５１に、第３のカウンタ５８がオーバーフロ
ーを起こすだけの数の負極性パルスが連続的に出力され
、その間第３のゲート６０と、第６のゲート６２には、
−度も負極性パルスが出力されなかった場合である。

例えば、水平同期信号の周期が、４５６の１０５チの近
傍にあった場合などでは、スピンドルモータ７４の僅か
な回転ムラや、ビデオディスク３１の偏心などで、ある
時は、第３のゲート５０に負極性パルスが検出され、ま
たある時は、第４のゲート６１に負極性パルスが検出さ
れるといった事が起こるので、このような場合には、第
２のカウンタ６７、第３のカウンタ５８．第４のカウン
タ５９のいずれもオーバーフローは生じないので、第４
のＲＳ　−Ｆ　Ｆ　６０と第５のＲ８−ＦＦ６１の状態
はそのまま保持される。

従って、第２のカウンタ５７と、第３のカウンタ５８と
、第４のカウンタ５９のオーバーフローする値をスピン
ドルモータ７４の僅かな回転ムラや、ビデオディスク３
１の偏心などによる水平同期信号の振れ周期よりやや大
きく設定すれば、スピンドルモータ７４の回転数が正規
回転数に対し、遅いか、正常か、速いかを正しく検出す
る事ができる。つまり、第６のＲＳ−ＦＦｅｌの出力は
、スピンドルモータ７４の回転数が正規回転数より速い
時にＨｉになシ、第４のＲ８−ＦＦｅｏの出力は、スピ
ンドルモータ７４の回転数が正規回転数より遅い時にＨ
ｉになシ、第１０のゲート６２の出力は、スピンドルモ
ータ７４の回転数が正規回転数に近い場合にＨｉになる
。

これらの３つの信号は、第１４のゲート６４と、第１１
のゲート６８と、第１２のゲート６９と、第１３のゲー
ト７０とで構成される切シ替えスイッチに入力され、ス
ピンドルモータ７４の回転数が正規回転数より速い時に
は、第５のデコーダ６６ノ出力ヲ、スピンドルモータ了
４の回転数が正規回転数よυ遅い時には、第７のデコー
ダ６７の出力を、スピンドルモータ７４の回転数が正規
回転数に近い場合には、第６のデコーダ６６の出力をそ
れぞれ第ｅのＲ８−ＦＦ７１のリセット入力に送る。従
って、第６のＲ３−ＦＦ７１のセットされている時間は
、第４図に示すように、スピンドルモータ７４の回転数
と正規回転数の差に応じてｔｗｌ、ｔｗ２．ｔｗ３の３
種類に切υ替えられる。

通常再生時（スピンドルモータ了４の回転数がほぼ正規
回転数に近い場合）には、ｔｗ２が選択されるので、ｔ
Ｗ２を通常再生時の、アドレス情報のビットから次のビ
ットまでの時間（第８図のｔ２）の九程度に設定すると
、前述したように第３図（ｆ）に示すように、アドレス
データの１″が連続する場合や“Ｏｎが連続する場合等
に現れるビット間のエツジを除去することができる。

ＣＬＶディスクでは、再生位置によって、スピンドルモ
ータ７４の最適回転数が変わるので、ランダムアクセス
等で、ピックアップ３２が大キく移動した直後等では、
スピンドルモータ７４の回転が正規回転数になるまでに
時間がかかる。このような場合には、前述したように、
その時の水平同期信号の周期に応じて、第６のＲ８−Ｆ
Ｆ７１のＱ出力は第６図に示すように、その時のスピン
ドルモータ７４の回転速度と正規回転速度の差によって
ｔｗｌ、ｔｗ２．ｔｗ３のように変化する。従って、例
えば、ｔＷｌを選択している時には、水平同期信号の周
期に比ベロ〜３Ｑ％長いので、ｔｗ２をｔｗ　　に比べ
て１７．５％程度延ばし、ｔ　Ｗ３を選択している時に
は、水平同期信号の周期は、正規の周期に比べ５〜３０
％短いので、ｔｗ２をｔ　Ｗｌに比べて１７．６％程度
縮めれば、これらの場合にも通常再生時と同様に第３図
（ｆ）に示すように、アドレスデータの″１”が連続す
る場合や“０″が連続する場合等に現れるビット間のエ
ツジを除去することができる。

もし、ｔｗを１種類にすると、ヌピンモータ７４の回転
速度と正規回転速度の差が生じている場合に、次のデー
タのエツジが第６のＲ９−ＦＦ７１のＱ出力がＨｌのう
ちに現れたり、また逆に、第６Ｒ８−ＦＦ７１がリセッ
トされた後にビット間のエツジが現れたりするので、正
しくアドレスが読めなくなシ、ランダムアクセスの速度
を遅くする。３種類に切り替えることによって、ヌピン
ドρモータ了４の回転速度の正規回転数からのずれ幅の
許容値が広がりスピンドルモータ７４の回転速度と正規
回転速度の差が生じている場合にも正しくアドレスが読
める回路を実現することができる。

以上のように本発明の一実施例のビデオディスクプレー
ヤでは、ピンクアップと、復調回路と、垂直同期分離回
路と、水平同期分離回路と、データスライヌ回路と、デ
ータラインセレクト回路と、第１のゲートと、エツジ検
出回路と、第２のゲートと、発振回路と、第１のカウン
タと、第１のデコーダと、第２のデコーダと、第３のデ
コーダと、第４のデコーダと、第１のＲ８−ＦＦ（フリ
ップフロップ）と、第２のＲ８−ＦＦと、第３のＲ８−
ＦＦと、第３のゲートと、第４のゲートと、第６のゲー
トと、第６のゲートと、第７のゲートと、第８のゲート
と、第９のゲートと、第２のカウンタと、第３のカウン
タと、第４のカウンタと、第４のＲ３−ＦＦと、第５の
Ｒ３−ＦＦと、第１゜のゲートと、第６のカウンタと、
第１４のゲートと、第５のデコーダと、第６のデコーダ
と、第７のデコーダと、第１１のゲートと、第１２のゲ
ートと、第１３のゲートと、第６のＲ８−ＦＦと、第１
の端子と、第２の端子と、スピンドルモータとを備える
事により、スピンドルモータ回転数と正規回転数の差に
応じてエツジ検出の禁止時間を段階的に変化させる事に
より、ＰＬＬを用いなくてもスピンドルモータの回転速
度と正規回転速度の差が生じている場合にも正しくアド
レスが読める回路を実現することにより、アドレスデコ
ード回路の大部分をディジタル回路化し、集積回路化が
容易な回路構成とする事に↓シ、ビデオデイヌクプレー
ヤの回路部品数を減らし、低価格で、ランダムアクセス
の速いビデオディスクプレーヤの提供が可能となる。

なお、本発明の一実施例のビデオディスクプレーヤは１
．スピンドルモータの回転速度と正規回転速度の差を３
通シに分は処理を行ったが、これは幾通シでもかまわな
い。

発明の効果 以上のように、本発明によると、ビデオディスクを回転
させるスピンドルモータと、ビデオディスクに記憶され
た信号を電気的信号に変換するピックアップと、ピック
アップ出力から映像信号を復調する復調器と、復調器出
力から水平同期信号を抽出する水平同期信号分離回路と
、アドレスが記録されている水平走査期間で、復調器出
力と基準レベルと比較し、結果をディジタル値として出
力するコード分離回路と、コード分離回路出力のディジ
タル値の遷移を検出するエツジ検出回路と、エツジ検出
回路の動作を禁止する禁止回路と、正規の水平同期信号
周期と水平同期信号分離回路出力の周期の差に応じて複
数の場合に場合分けする判別回路と、判別回路が判別し
た各場合毎に禁止回路がエツジ検出回路の動作を禁止す
る時間の長さを変える手段とを備える事により、スピン
ドルモータ回転数と正規回転数の差に応じてエツジ検出
の禁止時間を段階的に変化させる事により、ＰＬＬを用
いなくてもスピンドルモータの回転速度と正規回転速度
の差が生じている場合にも正しくアドレスが読める回路
を実現することにより、アドレスデコード回路の大部分
をディジタル回路化し、集積回路化が容易な回路構成と
する事により、ビデオデイヌクプレーヤの回路部品数を
減らし、低価格で、ランダムアクセヌの速いビデオデイ
ヌクプレーヤの提供が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例のビデオディスクプレーヤの
構成を示すブロック図、第２図は本発明の一実施例のビ
デオディスクプレーヤの復調回路。 垂直同期分離回路、水平同期分離回路、データラインセ
レクト回路及びデータスライス回路の動作を示すタイミ
ングチャート、第３図は本発明の一実施例のビデオディ
スクプレーヤの復調回路、第１のゲート、エツジ検出回
路及び第６のＲ８−ＦＦの動作を示すタイミングチャー
ト、第４図は本発明の一実施例のビデオデイヌクプレー
ヤの第６のカウンタ、第６のデコーダ、第６のデコーダ
、第７のデコーダ及び第６のＲ８−ＦＦの動作を示すタ
イミングチャート、第６図は本発明の一実施例のビデオ
ディスクプレーヤの第１のカウンタ、第１のデコーダ、
第２のデコーダ、第３のデコーダ。 第４のデコーダ、第１のＲＳ　−Ｆ　Ｆ、第２のＲ３−
ＦＦ及び第３のＲ３−ＦＦの動作を示すタイミングチャ
ート、第６図は本発明の一実施例のビデオデイヌクプレ
ーヤの第６のＲ３−ＦＦの創作を示す波形図、第７図は
従来のビデオディスクプレーヤの構成を示すブロック図
、第８図は記録単体に記録されているアドレス情報の規
格を示す波形図、第９図は従来のビデオディスクプレー
ヤの復調回路、垂直同期分離回路、水平同期分離回路。 データラインセレクト回路及びデータスライス回路の動
作を示すタイミング図、第１０図は従来のビデオデイヌ
クプレーヤの復調回路、第１のゲート、エツジ検出回路
及びＲ３−ＦＦの動作を示すタイミングチャート、第１
１図は従来のビデオディスクプレーヤのＲ８−ＦＦの動
作を示すタイミングチャートである。 ３１・・・・・・ビデオディスク、３２・・・・・・ピ
ックアップ、３３・・・・・・復調回路、３４・・・・
・・垂直同期分離回路、３５・・・・・・水平同期分離
回路、３６・・・・・・データスライス回路、３了・甲
・・データラインセレクト回路、３８・・・・・・第１
のゲート、３９・・・・エツジ検出回路、４ｏ・・・・
・・第２のゲート、４１・・・・・発振回路、４２・・
・・・・第１のカウンタ、４３・・・・・第１のデコー
ダ、４４・・・・・・第２のデコータ゛、４５・・・・
・第３のデコーダ、４６・・・・・・第４のデコーダ、
４７・・・・・・第１のＲ８−ＦＦ（フリッフリロップ
）、４８・・・・・・第２のＲ８−ＦＦ、４９・・・・
・・第３のＲ３−ＦＦ、ｓ。 ・・・・・・第３のゲート、６１・・・１第４のゲート
、６２・・・・・・第６のゲート、６３・・・・・・第
６のゲート、６４・・・・・・第７のゲート、６５・・
・・・・第８のゲート、５６・・・・・・第９のゲート
、６７・・・・・・第２のカウンタ、５８・・・・・・
第３のカウンタ、６９・・山・第４のカウンタ、６０・
・・・・・第４のＲ８−ＦＦ、ｅｌ・・・・・・第６の
Ｒ８−ＦＦ、ｅ２・・・・・・第１０のゲート、６３・
甲・・第６のカウンタ、６４・・・１第１４のゲート、
６５・・・・・・第６のデコーダ、６６・・印・第６の
デコーダ、６７・・・・・・第７のデコーダ、６８・・
・・・第１１のゲート、６９・・・・・・第１２のゲー
ト、７０・・・・・・第１３のゲート、７１・・・・・
・第６のＲ５−ＦＦ、７２・・・・・・第１の端子、７
３・・・・・第２の端子、７４・・・・・・ヌピンドル
モータ。

Claims (2)

【特許請求の範囲】
1. （１）垂直帰線区間の特定水平走査期間に、水平同期信
   号に同期して一定時間毎に現れる映像信号の信号レベル
   の変化方向が、論理の“１”か“０”かを現すビット列
   として、アドレスが記録されているビデオディスクを再
   生するビデオディスクプレーヤで、前記ビデオディスク
   を回転させるスピンドルモータと、前記ビデオディスク
   に記録された信号を電気的信号に変換するピックアップ
   と、前記ピックアップ出力から映像信号を復調する復調
   器と、前記復調器出力から水平同期信号を抽出する水平
   同期信号分離回路と、前記アドレスが記録されている水
   平走査期間で、前記復調器出力と基準レベルと比較し、
   結果をディジタル値として出力するコード分離回路と、
   前記コード分離回路出力のディジタル値の遷移を検出す
   るエッジ検出回路と、前記エッジ検出回路の動作を禁止
   する禁止回路と、正規の水平同期信号周期と前記水平同
   期信号分離回路出力の周期の差に応じて複数の場合に場
   合分けする判別回路と、前記判別回路が判別した各場合
   毎に前記禁止回路が前記エッジ検出回路の動作を禁止す
   る時間の長さを変える手段を具備することを特徴とする
   ビデオディスクプレーヤ。
2. （２）前記判別回路は、固定クロックを計数し水平同期
   信号でリセットがかかる基準カウンタと、前記基準カウ
   ンタの計数値がそれぞれに設定された一定値になったら
   水平同期の検出を開始し、前記基準カウンタの計数値が
   それぞれに設定された一定値になったら水平同期の検出
   を終了する複数のウインドと、前記ウインドの一つ一つ
   に対応し、それぞれに対応したウインド内に検出された
   水平同期信号を計数し、それぞれに対応しないウインド
   に検出された水平同期信号でリセットされるカウンタ群
   と、前記カウンタ群内の特定のカウンタのオーバーフロ
   ーによってセットされ、別のカウンタのオーバーフロー
   によってリセットされる複数のフリップフロップ群から
   なる事を特徴とする特許請求の範囲第１項記載のビデオ
   ディスクプレーヤ。