JPH04196812A - レベル・コンバータ - Google Patents
レベル・コンバータInfo
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- JPH04196812A JPH04196812A JP2327537A JP32753790A JPH04196812A JP H04196812 A JPH04196812 A JP H04196812A JP 2327537 A JP2327537 A JP 2327537A JP 32753790 A JP32753790 A JP 32753790A JP H04196812 A JPH04196812 A JP H04196812A
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- Japan
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- collector
- transistors
- transistor
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
- H03K3/2897—Bistables with hysteresis, e.g. Schmitt trigger with an input circuit of differential configuration
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要コ
信号のレベルを変換する場合に使用されるレベル・コン
バータのうち、いわゆるヒステリシス特性を付加されて
なるレベル コンバータに関し、回路構成を簡略化し、
必要とする素子数を減らし、使…できる素子数か限定さ
れているマスクスライス方式のＬＳＩにも搭載できるよ
うにすると共に、マスクスライス方式以外のＬＳＩに搭
載する場合には、従来のレベル・コンバータを搭載する
場合に比して、必要とするチップ面積を小さくし、コス
トダウンを図ることかできるようにすることを目的とし
、 ２個のコレクタを設けてなる一対のマルチコレクタトラ
ンジスタを差動対トランジスタと成し、これら一対のマ
ルチコレクタトランジスタの一方のコレクタを利用し、
ヒステリシス特性上の基準電圧を設定するための回路と
相まってヒステリシス特性を得るための回路を構成する
と共に、これら一対のマルチコレクタトランジスタの他
方のコレクタを利用して８力信号のレベルの切り換えを
行うための回路を制御するように構成する。
バータのうち、いわゆるヒステリシス特性を付加されて
なるレベル コンバータに関し、回路構成を簡略化し、
必要とする素子数を減らし、使…できる素子数か限定さ
れているマスクスライス方式のＬＳＩにも搭載できるよ
うにすると共に、マスクスライス方式以外のＬＳＩに搭
載する場合には、従来のレベル・コンバータを搭載する
場合に比して、必要とするチップ面積を小さくし、コス
トダウンを図ることかできるようにすることを目的とし
、 ２個のコレクタを設けてなる一対のマルチコレクタトラ
ンジスタを差動対トランジスタと成し、これら一対のマ
ルチコレクタトランジスタの一方のコレクタを利用し、
ヒステリシス特性上の基準電圧を設定するための回路と
相まってヒステリシス特性を得るための回路を構成する
と共に、これら一対のマルチコレクタトランジスタの他
方のコレクタを利用して８力信号のレベルの切り換えを
行うための回路を制御するように構成する。
［産業上の利用分野］
本発明は、信号のレベルを変換する場合に使用されるレ
ベル・コンバータのうち、いわゆるヒステリシス特性を
付加されてなるレベル コンバータに関する。
ベル・コンバータのうち、いわゆるヒステリシス特性を
付加されてなるレベル コンバータに関する。
し従来の技術］
従来、この種、レベル・コンバータとして第７図にその
回路図を示すようなものか提案されている。
回路図を示すようなものか提案されている。
図中、１は入力端子、２はヒステリシス特性を得るため
のヒステリシス・コンパレータ部、３はレベル変換を行
うためのレベル・コンバータ部、４は出力端子、５は正
の直流電圧、例えば、＋５ＣＶ］が供給される電源線、
６は接地線、７は負の直流電圧、例えば、−５［■］が
供給される電源線であり、なお、レベル・コンバータ部
３は、差動増幅器８と出力回路９とて構成されている。
のヒステリシス・コンパレータ部、３はレベル変換を行
うためのレベル・コンバータ部、４は出力端子、５は正
の直流電圧、例えば、＋５ＣＶ］が供給される電源線、
６は接地線、７は負の直流電圧、例えば、−５［■］が
供給される電源線であり、なお、レベル・コンバータ部
３は、差動増幅器８と出力回路９とて構成されている。
ここに、ヒステリシス・コンパレータ部２のトランジス
タ１０及びダイオード１１〜１３は、ヒステリシス特性
上の基準電圧（スレッショルド電圧）、即ち、ヒステリ
シス・コンパレータ部２の出力レベルがＨ（ハイ）レベ
ルになるときの基準電圧及びＬ（ロー）レベルになると
きの基準電圧を決定する素子である。
タ１０及びダイオード１１〜１３は、ヒステリシス特性
上の基準電圧（スレッショルド電圧）、即ち、ヒステリ
シス・コンパレータ部２の出力レベルがＨ（ハイ）レベ
ルになるときの基準電圧及びＬ（ロー）レベルになると
きの基準電圧を決定する素子である。
今、ここに、ヒステリシス・コンパレータ部２の差動対
トランジスタをなすトランジスタ１４及び１５かそれぞ
れＯＮ及びＯＦＦの場合、これら差動対トランジスタ１
４及び１５の負荷として機能するカレント ミラー回路
をなすトランジスタ１６．１７がＯＮとなり、この結果
、トランジスタ１０がＯＦＦとなって、ノード１８のレ
ベルは３ＶＤ ［Ｖ］ （Ｖｏ−グイオートの順方
向電圧）となる。
トランジスタをなすトランジスタ１４及び１５かそれぞ
れＯＮ及びＯＦＦの場合、これら差動対トランジスタ１
４及び１５の負荷として機能するカレント ミラー回路
をなすトランジスタ１６．１７がＯＮとなり、この結果
、トランジスタ１０がＯＦＦとなって、ノード１８のレ
ベルは３ＶＤ ［Ｖ］ （Ｖｏ−グイオートの順方
向電圧）となる。
これに対して、トランジスタ１４及び１５がそれぞれＯ
ＦＦ及びＯＮの場合には、トランジスタ１６．１７がＯ
ＦＦとなり、この結果、トランジスタ１０がＯＮとなっ
て、ノード１８のレベルはｖＤ ［Ｖ］となる。
ＦＦ及びＯＮの場合には、トランジスタ１６．１７がＯ
ＦＦとなり、この結果、トランジスタ１０がＯＮとなっ
て、ノード１８のレベルはｖＤ ［Ｖ］となる。
即ち、このヒステリシス コンパレータ部２においては
、ＶＤ ［Ｖ］及び３ＶＤ ［ｖ］がそれぞれ基準
電圧となり、第８図に示すような入出力特性を得ること
ができる。
、ＶＤ ［Ｖ］及び３ＶＤ ［ｖ］がそれぞれ基準
電圧となり、第８図に示すような入出力特性を得ること
ができる。
また、レベル・コンバータ部３の差動増幅器８における
基準電圧’Ｖ’ ｒ ｅ ｆは、タイオード１９及び２
０で決定され、２■Ｄ ′Ｌ■］となる。この結果、ノ
ード１８のレベルがＶＤ［Ｖ］の場合は、差動対トラン
ジスタをなすトランジスタ２１及び２２かそれぞれＯＮ
及びＯＦＦ、トランジスタ２３．２４がＯＮ、トランジ
スタ２５がＯＦＦとなって出力端子４のレベルは＋５［
ｖ］となる。
基準電圧’Ｖ’ ｒ ｅ ｆは、タイオード１９及び２
０で決定され、２■Ｄ ′Ｌ■］となる。この結果、ノ
ード１８のレベルがＶＤ［Ｖ］の場合は、差動対トラン
ジスタをなすトランジスタ２１及び２２かそれぞれＯＮ
及びＯＦＦ、トランジスタ２３．２４がＯＮ、トランジ
スタ２５がＯＦＦとなって出力端子４のレベルは＋５［
ｖ］となる。
他方、ノード１８のレベルが３ＶＤ ［Ｖ］の場合に
は、トランジスタ２１及び２２はそれぞれＯＦＦ及びＯ
Ｎとなり、トランジスタ２３．２４がＯＦＦ、トランジ
スタ２５がＯＮとなって、出力端子４のレベルは−５［
■］となる。
は、トランジスタ２１及び２２はそれぞれＯＦＦ及びＯ
Ｎとなり、トランジスタ２３．２４がＯＦＦ、トランジ
スタ２５がＯＮとなって、出力端子４のレベルは−５［
■］となる。
したがって、かかる第７図従来例のレベル・コンバータ
の入出力特性は、第９図に示すようになり、一定のヒス
テリシス特性の下にレベル変換を行うことができる。
の入出力特性は、第９図に示すようになり、一定のヒス
テリシス特性の下にレベル変換を行うことができる。
し発明が解決しようとする課題］
しかしながら、かかる第７図従来例のレベル・コンバー
タにおいては、ヒステリシス・コンパレータ部２とレベ
ル コンバータ部３とをそれぞれ別個独立に設け、これ
らを直列に接続しているのて、回路構成が複雑になり、
必要な素子数が多くなってしまい、このため、使用てき
る素子数が限定されているマスクスライス方式のＬＳＩ
には、これを搭載することができないという問題点があ
り、また、これをマスクスライス方式以外のＬＳＩに搭
載する場合においては、チップ面積を大きくしなければ
ならず、コストアップを招いてしまうという問題点があ
った。
タにおいては、ヒステリシス・コンパレータ部２とレベ
ル コンバータ部３とをそれぞれ別個独立に設け、これ
らを直列に接続しているのて、回路構成が複雑になり、
必要な素子数が多くなってしまい、このため、使用てき
る素子数が限定されているマスクスライス方式のＬＳＩ
には、これを搭載することができないという問題点があ
り、また、これをマスクスライス方式以外のＬＳＩに搭
載する場合においては、チップ面積を大きくしなければ
ならず、コストアップを招いてしまうという問題点があ
った。
本発明は、かかる点に鑑み、回路構成を簡略化し、必要
とする素子数を減らし、使用できる素子数が限定されて
いるマスクスライス方式のＬＳＩにも搭載できるように
すると共に、マスクスライス方式以外のＬＳＩに搭載す
る場合には、従来のレベル・コンバータを搭載する場合
に比して、必要とするチップ面積を小さくし、コストダ
ウンを図ることができるようにしたレベル・コンバータ
を提供することを目的とする。
とする素子数を減らし、使用できる素子数が限定されて
いるマスクスライス方式のＬＳＩにも搭載できるように
すると共に、マスクスライス方式以外のＬＳＩに搭載す
る場合には、従来のレベル・コンバータを搭載する場合
に比して、必要とするチップ面積を小さくし、コストダ
ウンを図ることができるようにしたレベル・コンバータ
を提供することを目的とする。
［課題を解決するための手段］
本発明によるレベル・コンバータは、その構成要素を、
例えば、実施例図面第１図、第３図、第４図、第６図に
対応させて説明すると、２個のコレクタを設けてなる一
対のマルチコレクタトランジスタ３２．３３又は５０．
５１を差動対トランジスタと成し、これら一対のマルチ
コレクタトランジスタ３２．３３又は５０．５１の一方
のコレクタを利用し、ヒステリシス特性上の基準電圧を
設定するための回＃Ｉ３４と相まってヒステリシス特性
を得るための回路を構成すると共に、これら一対のマル
チコレクタトランジスタ３２．３３又は５０．５１の他
方のコレクタを利用して出力信号のレベルの切り換えを
行うための回路３５を制御するように構成するというも
のである。
例えば、実施例図面第１図、第３図、第４図、第６図に
対応させて説明すると、２個のコレクタを設けてなる一
対のマルチコレクタトランジスタ３２．３３又は５０．
５１を差動対トランジスタと成し、これら一対のマルチ
コレクタトランジスタ３２．３３又は５０．５１の一方
のコレクタを利用し、ヒステリシス特性上の基準電圧を
設定するための回＃Ｉ３４と相まってヒステリシス特性
を得るための回路を構成すると共に、これら一対のマル
チコレクタトランジスタ３２．３３又は５０．５１の他
方のコレクタを利用して出力信号のレベルの切り換えを
行うための回路３５を制御するように構成するというも
のである。
［作用］
本発明においては、２個のコレクタを設けてなる一対の
マルチコレクタトランジスタ３２．３３又は５０．５１
によって、ヒステリシス特性を得るための回路を構成す
ると共に、出力信号のレベルの切り換えを行うための回
ＦＩｆ！３５を制御するように構成しているので、第７
図従来例のように、２対の差動対トランジスタ１４．１
５及び２１．２２を設ける必要かなく、この結果、定電
流源を含め、回路構成を簡素化し、素子数を減らすこと
ができる。
マルチコレクタトランジスタ３２．３３又は５０．５１
によって、ヒステリシス特性を得るための回路を構成す
ると共に、出力信号のレベルの切り換えを行うための回
ＦＩｆ！３５を制御するように構成しているので、第７
図従来例のように、２対の差動対トランジスタ１４．１
５及び２１．２２を設ける必要かなく、この結果、定電
流源を含め、回路構成を簡素化し、素子数を減らすこと
ができる。
［実施例コ
以下、第１図〜第一６図を参照して、本発明の各種実施
例につき説明する。
例につき説明する。
第１ （第１゛第２図）
（１）構成
第１図は本発明の第１実施例を示す回路図であり、図中
、２６は入力端子、２７は正の直流電圧、例えば＋５［
■］が供給される電源線、２８は接地線、２９は負の直
流電圧、例えば−５［■］が供給される電源線、３０は
出力端子、３１は定電流源、３２．３３は２個のコレク
タを設けてなるＰＮＰ形のマルチコレクタトランジスタ
、３４はヒステリシス特性上の基準電圧を設定するため
の回路、即ち、基準電圧設定回路、３５は出力のレベル
の切り換えを行うための回路、即ち、出力レベル切り換
え回路である。
、２６は入力端子、２７は正の直流電圧、例えば＋５［
■］が供給される電源線、２８は接地線、２９は負の直
流電圧、例えば−５［■］が供給される電源線、３０は
出力端子、３１は定電流源、３２．３３は２個のコレク
タを設けてなるＰＮＰ形のマルチコレクタトランジスタ
、３４はヒステリシス特性上の基準電圧を設定するため
の回路、即ち、基準電圧設定回路、３５は出力のレベル
の切り換えを行うための回路、即ち、出力レベル切り換
え回路である。
ここに、入力端子２６はマルチコレクタトランジスタ３
２のベースに接続されている。また、マルチコレクタト
ランジスタ３２．３３は、そのエミッタ同士を接続され
、その接続中点を定電流源３１を介して電源線２７に接
続されている。
２のベースに接続されている。また、マルチコレクタト
ランジスタ３２．３３は、そのエミッタ同士を接続され
、その接続中点を定電流源３１を介して電源線２７に接
続されている。
また、基準電圧設定回路３４は、マルチコレクタトラン
ジスタ３２．３３と相まってヒステリシス特性を得るも
のであるが、本実施例では、定電流源３６、ダイオード
３７〜３つ、ＮＰＮ形のトランジスタ４０〜４２を設け
て構成されている。
ジスタ３２．３３と相まってヒステリシス特性を得るも
のであるが、本実施例では、定電流源３６、ダイオード
３７〜３つ、ＮＰＮ形のトランジスタ４０〜４２を設け
て構成されている。
ここに、ダイオード３７〜３９は、直列に接続され、ダ
イオード３７のアノードをマルチコレクタトランジスタ
３３のベースに接続されると共に定電流源３６を介して
電源線２７に接続され、ダイオード３９のカソードを接
地線２８に接続されている。
イオード３７のアノードをマルチコレクタトランジスタ
３３のベースに接続されると共に定電流源３６を介して
電源線２７に接続され、ダイオード３９のカソードを接
地線２８に接続されている。
また、トランジスタ４０は、そのベースを、そのコレク
タ、マルチコレクタトランジスタ３２の一方のコレクタ
及びトランジスタ４１のベースに接続され、そのエミッ
タを接地線２８に接続されている。また、トランジスタ
４１は、そのコレクタをマルチコレクタトランジス゛り
３３の一方のコレクタ及びトランジスタ４２のベースに
接続され、そのエミッタを接地線２８に接続されている
。即ち、トランジスタ４０．４１はカレントミラー回路
を構成するように接続されている。なお、トランジスタ
４２は、そのコレクタをダイオード３７及び３８の接続
中点に接続され、そのエミッタを接地線２８に接続され
ている。
タ、マルチコレクタトランジスタ３２の一方のコレクタ
及びトランジスタ４１のベースに接続され、そのエミッ
タを接地線２８に接続されている。また、トランジスタ
４１は、そのコレクタをマルチコレクタトランジス゛り
３３の一方のコレクタ及びトランジスタ４２のベースに
接続され、そのエミッタを接地線２８に接続されている
。即ち、トランジスタ４０．４１はカレントミラー回路
を構成するように接続されている。なお、トランジスタ
４２は、そのコレクタをダイオード３７及び３８の接続
中点に接続され、そのエミッタを接地線２８に接続され
ている。
また、出力レベル切り換え回路３５は、マルチコレクタ
トランジスタ３２．３３によって制御され、出力のレベ
ルを＋５［■］又は−５［Ｖ］に切り換える回路であり
、定電流源４３、ＮＰＮ形のトランジスタ４４〜４６を
設けて構成されている。
トランジスタ３２．３３によって制御され、出力のレベ
ルを＋５［■］又は−５［Ｖ］に切り換える回路であり
、定電流源４３、ＮＰＮ形のトランジスタ４４〜４６を
設けて構成されている。
ここに、トランジスタ４４は、そのベースを、そのコレ
クタ、マルチコレクタトランジスタ３２の他方のコレク
タ及びトランジスタ４５のベースに接続され、そのエミ
ッタを電源線２つに接続されている。また、トランジス
タ４５は、そのコレクタをマルチコレクタトランジスタ
３３の他方のコレクタ及びトランジスタ４６のベースに
接続され、そのエミッタを電源線２つに接続されている
。
クタ、マルチコレクタトランジスタ３２の他方のコレク
タ及びトランジスタ４５のベースに接続され、そのエミ
ッタを電源線２つに接続されている。また、トランジス
タ４５は、そのコレクタをマルチコレクタトランジスタ
３３の他方のコレクタ及びトランジスタ４６のベースに
接続され、そのエミッタを電源線２つに接続されている
。
即ち、トランジスタ４４．４５はカレントミラー回路を
構成するように接続されている。なお、トランジスタ４
６は、そのコレクタを出力端子３０に接続されると共に
、定電流源４３を介して電源線２７に接続され、そのエ
ミ・ンタを電源線２９に接続されている。
構成するように接続されている。なお、トランジスタ４
６は、そのコレクタを出力端子３０に接続されると共に
、定電流源４３を介して電源線２７に接続され、そのエ
ミ・ンタを電源線２９に接続されている。
〈２）入出力特性
今、ここに、マルチコレクタトランジスタ３２及び３３
かそれぞれＯＮ及びＯＦＦの場合、トランジスタ４０．
４１がＯＮとなり、この結果、トランジスタ４２がＯＦ
Ｆとなって、ノート４７の電圧は３ＶＤ ［Ｖ］
（ＶＤ−ダイオードの順方向電圧）となる。また、この
場合、トランジスタ４４．４５かＯＮとなり、この結果
、トランジスタ４６がＯＦＦとなって、出力電圧は＋５
「■］となる。
かそれぞれＯＮ及びＯＦＦの場合、トランジスタ４０．
４１がＯＮとなり、この結果、トランジスタ４２がＯＦ
Ｆとなって、ノート４７の電圧は３ＶＤ ［Ｖ］
（ＶＤ−ダイオードの順方向電圧）となる。また、この
場合、トランジスタ４４．４５かＯＮとなり、この結果
、トランジスタ４６がＯＦＦとなって、出力電圧は＋５
「■］となる。
他方、マルチコレクタトランジスタ３２及び３３がそれ
ぞれＯＦＦ及びＯＮの場合、トランジスタ４０．４１が
ＯＦＦとなり、この結果、トランジスタ４２がＯＮとな
って、ノード４７の電圧はＶｔ１ ［Ｖ］となる。また
、この場合、トランジスタ４４．４５がＯＦＦとなり、
この結果、トランジスタ４６がＯＮとなって、出力電圧
は、−５［Ｖコとなる。
ぞれＯＦＦ及びＯＮの場合、トランジスタ４０．４１が
ＯＦＦとなり、この結果、トランジスタ４２がＯＮとな
って、ノード４７の電圧はＶｔ１ ［Ｖ］となる。また
、この場合、トランジスタ４４．４５がＯＦＦとなり、
この結果、トランジスタ４６がＯＮとなって、出力電圧
は、−５［Ｖコとなる。
したがって、本実施例においては、Ｖｏ ［Ｖ］が、
出力レベルがＨレベル、＋５ ｍＶ］となるときの基準
電圧となり、３ＶｏＣＶ３か、出力レベルがＬレベル、
−５［Ｖ］となるときの基準電圧となる。この結果、本
実施例によれば、第２図に示すような入出力特性を得る
ことができる。
出力レベルがＨレベル、＋５ ｍＶ］となるときの基準
電圧となり、３ＶｏＣＶ３か、出力レベルがＬレベル、
−５［Ｖ］となるときの基準電圧となる。この結果、本
実施例によれば、第２図に示すような入出力特性を得る
ことができる。
即ち、入力信号が基準電圧ＶＤ ［Ｖ］よりも低い電
圧の場合には、マルチコレクタトランジスタ３２及び３
３がそれぞれＯＮ及びＯＦＦとなり、出力電圧は＋５［
■］となる。
圧の場合には、マルチコレクタトランジスタ３２及び３
３がそれぞれＯＮ及びＯＦＦとなり、出力電圧は＋５［
■］となる。
この状態から入力信号が基準電圧３ＶＤ［Ｖ（以上にな
ると、マルチコレクタトランジスタ３２及び３３がそれ
ぞれＯＦＦ及びＯＮとなり、出力電圧は−５［■］とな
る。
ると、マルチコレクタトランジスタ３２及び３３がそれ
ぞれＯＦＦ及びＯＮとなり、出力電圧は−５［■］とな
る。
その後、この状態から逆に入力信号が基準電圧Ｖｔ＋［
Ｖ’］よりも低い電圧になると、マルチコレクタトラン
ジスタ３２及び３３がそれぞれＯＮ及びＯＦＦとなり、
出力電圧は＋５［■］となる。
Ｖ’］よりも低い電圧になると、マルチコレクタトラン
ジスタ３２及び３３がそれぞれＯＮ及びＯＦＦとなり、
出力電圧は＋５［■］となる。
（３）効果
かかる本実施例によれば、第２図に示すヒステリシス特
性の下に入力信号のレベル変換を行うことがてきるにも
関わらず、第７図従来例に比較して、回路構成を簡略化
し、必要とする素子数を減らすことができる。したがっ
て、使用できる素子数が限定されているマスクスライス
方式のＬＳＩにも搭載することがてきると共に、マスク
スライス方式以外のＬＳＩに搭載する場合には、第７図
従来例のレベル・コンバータを搭載する場合に比して、
必要とするチップ面積を小さくし、コストダウンを図る
ことかできる。
性の下に入力信号のレベル変換を行うことがてきるにも
関わらず、第７図従来例に比較して、回路構成を簡略化
し、必要とする素子数を減らすことができる。したがっ
て、使用できる素子数が限定されているマスクスライス
方式のＬＳＩにも搭載することがてきると共に、マスク
スライス方式以外のＬＳＩに搭載する場合には、第７図
従来例のレベル・コンバータを搭載する場合に比して、
必要とするチップ面積を小さくし、コストダウンを図る
ことかできる。
第２実 例（第３図）
（１）構成
第３図は本発明の第２実施例を示す回路図であり、第１
実施例と対応する部分には同一符号を付している。
実施例と対応する部分には同一符号を付している。
本実施例においては、マルチコレクタトランジスタ３２
の一方のコレクタは接地線２８に接続されている。また
、基準電圧設定回路３４は、定電流源３６、ダイオード
３７〜３９、ＮＰＮ形のトランジスタ４８．４９を設け
て構成されており、トランジスタ４８は、そのベースを
、そのコレクタ、マルチコレクタトランジスタ３３の一
方のコレクタ及びトランジスタ４９のベースに接続され
、そのエミッタを接地線２８に接続されている。また、
トランジスタ４つは、そのコレクタをダイオード３７及
び３８の接続中点に接続され、そのエミッタを接地線２
８に接続されている。即ち、トランジスタ４８．４つは
カレントミラー回路を構成するように接続されている。
の一方のコレクタは接地線２８に接続されている。また
、基準電圧設定回路３４は、定電流源３６、ダイオード
３７〜３９、ＮＰＮ形のトランジスタ４８．４９を設け
て構成されており、トランジスタ４８は、そのベースを
、そのコレクタ、マルチコレクタトランジスタ３３の一
方のコレクタ及びトランジスタ４９のベースに接続され
、そのエミッタを接地線２８に接続されている。また、
トランジスタ４つは、そのコレクタをダイオード３７及
び３８の接続中点に接続され、そのエミッタを接地線２
８に接続されている。即ち、トランジスタ４８．４つは
カレントミラー回路を構成するように接続されている。
その他については第１実施例と同様に構成されている。
（２）入出力特性、効果
今、ここに、マルチコレクタトランジスタ３２及び３３
がそれぞれＯＮ及びＯＦＦの場合、トランジスタ４８．
４つがＯＦＦとなり、この結果、ノード４７の電圧は３
Ｖｎ ［Ｖ］となる。また、この場合、トランジスタ
４４．４５がＯＮとなり、この結果、トランジスタ４６
がＯＦＦとなって、出力電圧は＋５［■］となる。
がそれぞれＯＮ及びＯＦＦの場合、トランジスタ４８．
４つがＯＦＦとなり、この結果、ノード４７の電圧は３
Ｖｎ ［Ｖ］となる。また、この場合、トランジスタ
４４．４５がＯＮとなり、この結果、トランジスタ４６
がＯＦＦとなって、出力電圧は＋５［■］となる。
他方、マルチコレクタトランジスタ３２及び３３かそれ
ぞれＯＦＦ及びＯＮの場合、トランジスタ４８．４つが
ＯＮとなり、ノード４７の電圧はＶ ｏ ［Ｖ ］と
なる。また、この場合、トランジスタ４４．４５かＯＦ
Ｆとなり、この結果、トランジスタ４６がＯＮとなって
、出力電圧は、−５ｍＶ］となる。
ぞれＯＦＦ及びＯＮの場合、トランジスタ４８．４つが
ＯＮとなり、ノード４７の電圧はＶ ｏ ［Ｖ ］と
なる。また、この場合、トランジスタ４４．４５かＯＦ
Ｆとなり、この結果、トランジスタ４６がＯＮとなって
、出力電圧は、−５ｍＶ］となる。
したかって、本実施例においても、■Ｄ Ｉ ■Ｌ・
が、出力レベルかＨレベル、＋５ＪＶ：、となるときの
基準電圧となり、３■Ｄ ［Ｖ］か、出力レベルがＬレ
ベル、−５［Ｖ３となるときの基準電圧となる。この結
果、本実施例においても、第１実施例と同様の入出力特
性を得、第１実施例と同様の効果を得ることができる。
が、出力レベルかＨレベル、＋５ＪＶ：、となるときの
基準電圧となり、３■Ｄ ［Ｖ］か、出力レベルがＬレ
ベル、−５［Ｖ３となるときの基準電圧となる。この結
果、本実施例においても、第１実施例と同様の入出力特
性を得、第１実施例と同様の効果を得ることができる。
３ 例（４ン、第５゛）
（１）構成
第４図は本発明の第３実施例を示す回路図であり、本実
施例は、差動対トランジスタとして２個のコレクタを有
してなるＮＰＮ形のマルチコレクタトランジスタ５０．
５１を設けてレベル・コンバータを構成した例である。
施例は、差動対トランジスタとして２個のコレクタを有
してなるＮＰＮ形のマルチコレクタトランジスタ５０．
５１を設けてレベル・コンバータを構成した例である。
本実施例においては、入力端子２６は、マルチコレクタ
トランジスタ５０のベースに接続されている。また、マ
ルチコレクタトランジスタ５０．５１は、そのエミッタ
同士を接続され、その接続中点を定電流源５２を介して
電源線２９に接続されている。
トランジスタ５０のベースに接続されている。また、マ
ルチコレクタトランジスタ５０．５１は、そのエミッタ
同士を接続され、その接続中点を定電流源５２を介して
電源線２９に接続されている。
また、基準電圧設定回路３４は、Ｐ ’＋’Ｊ Ｐ形の
トランジスタ５３〜５５、ダイオード５６．５７、定電
流源５８を設けて構成されている。
トランジスタ５３〜５５、ダイオード５６．５７、定電
流源５８を設けて構成されている。
ここに、ダイオード５６．５７は、直列に接続され、ダ
イオード５６のアノードを直流電圧■４が供給される電
源線５９に接続され、ダイオード５７のカソードをマル
チコレクタトランジスタ５１のベースに接続されると共
に定電流源５８を介して電源線２つに接続されている。
イオード５６のアノードを直流電圧■４が供給される電
源線５９に接続され、ダイオード５７のカソードをマル
チコレクタトランジスタ５１のベースに接続されると共
に定電流源５８を介して電源線２つに接続されている。
また、トランジスタ５３は、そのエミッタを電源線５９
に接続され、そのベースを、そのコレクタ、マルチコレ
クタトランジスタ５０の一方のコレクタ及びトランジス
タ５４のベースに接続されている。また、トランジスタ
５４は、そのエミッタを電源線５９に接続され、そのコ
レクタをマルチコレクタトランジスタ５１の一方のコレ
クタ及びトランジスタ５５のベースに接続されている６
ａち、トランジスタ５３．５４はカレントミラー回路を
構成するように接続されている。なお、トランジスタ５
５は、そのエミッタを電源線５９に接続され、そのコレ
クタをタイオート５６．５７の接続中点に接続されてい
る。
に接続され、そのベースを、そのコレクタ、マルチコレ
クタトランジスタ５０の一方のコレクタ及びトランジス
タ５４のベースに接続されている。また、トランジスタ
５４は、そのエミッタを電源線５９に接続され、そのコ
レクタをマルチコレクタトランジスタ５１の一方のコレ
クタ及びトランジスタ５５のベースに接続されている６
ａち、トランジスタ５３．５４はカレントミラー回路を
構成するように接続されている。なお、トランジスタ５
５は、そのエミッタを電源線５９に接続され、そのコレ
クタをタイオート５６．５７の接続中点に接続されてい
る。
また、出力レベル切り換え回Ｆ＃！３５は、ＰＮＰ形の
トランジスタ６０〜６２、定電流源６３を設けて構成さ
れている。
トランジスタ６０〜６２、定電流源６３を設けて構成さ
れている。
ここに、トランジスタ６０は、そのエミッタを電源線２
７に接続され、そのベースを、そのコレクタ、マルチコ
レクタトランジスタ５０の他方のコレクタ及びトランジ
スタ６１のベースに接続されている。また、トランジス
タ６１は、そのエミッタを電源線２７に接続され、その
コレクタをマルチコレクタトランジスタ５１の他方のコ
レクタ及びトランジスタ６２のベースに接続されている
。
７に接続され、そのベースを、そのコレクタ、マルチコ
レクタトランジスタ５０の他方のコレクタ及びトランジ
スタ６１のベースに接続されている。また、トランジス
タ６１は、そのエミッタを電源線２７に接続され、その
コレクタをマルチコレクタトランジスタ５１の他方のコ
レクタ及びトランジスタ６２のベースに接続されている
。
即ち、トランジスタ６０．６１はカレントミラー回路を
構成するように接続されている。なお、トランジスタ６
２は、そのエミッタを電源線２７に接続され、そのコレ
クタを出力端子３０に接続されると共に、定電流源６３
を介して電源線２つに接続されている。
構成するように接続されている。なお、トランジスタ６
２は、そのエミッタを電源線２７に接続され、そのコレ
クタを出力端子３０に接続されると共に、定電流源６３
を介して電源線２つに接続されている。
（２）入出力特性、効果
今、ここに、マルチコレクタトランジスタ５０及び５１
がそれぞれＯＦＦ及びＯＮの場合、トランジスタ５３．
５４がＯＦＦとなり、この結果、トランジスタ５５がＯ
Ｎとなって、ノート６４の電圧のレベルはＶＡ Ｖｏ
［Ｖ］となる。また、この場合、トランジスタ６０
．６１がＯＦＦとなり、この結果、トランジスタ６２か
ＯＮとなって、出力電圧は＋ｓｒｖコとなる。
がそれぞれＯＦＦ及びＯＮの場合、トランジスタ５３．
５４がＯＦＦとなり、この結果、トランジスタ５５がＯ
Ｎとなって、ノート６４の電圧のレベルはＶＡ Ｖｏ
［Ｖ］となる。また、この場合、トランジスタ６０
．６１がＯＦＦとなり、この結果、トランジスタ６２か
ＯＮとなって、出力電圧は＋ｓｒｖコとなる。
他方、マルチコレクタトランジスタ５０及び５１がそれ
ぞれＯＮ及びＯＦＦの場合、トランジスタ５３．５４が
ＯＮとなり、この結果、トランジスタ５５がＯＦＦとな
って、ノート６４の電圧はＶＡ ２ Ｖｏ ［Ｖ
Ｉとなる。また、この場合、トランジスタ６０．６１が
ＯＮとなり、この結果、トランジスタ６２がＯＦＦとな
って、出力電圧は−５［Ｖコとなる。
ぞれＯＮ及びＯＦＦの場合、トランジスタ５３．５４が
ＯＮとなり、この結果、トランジスタ５５がＯＦＦとな
って、ノート６４の電圧はＶＡ ２ Ｖｏ ［Ｖ
Ｉとなる。また、この場合、トランジスタ６０．６１が
ＯＮとなり、この結果、トランジスタ６２がＯＦＦとな
って、出力電圧は−５［Ｖコとなる。
したかって、本実施例においては、ＶＡ−２Ｖ。
［〜′］か、出力レベルがＨレベル、＋５「Ｖ；となる
ときの基準電圧となり、■。−■。［Ｖ二が、出力レベ
ルがＬレベル、−５１〜′コとなるときの基準電圧とな
る。この結果、本実施例によれは、第５図に示すような
入出力特性を得ることかてき、第１実施例と同様の効果
を得ることができる。
ときの基準電圧となり、■。−■。［Ｖ二が、出力レベ
ルがＬレベル、−５１〜′コとなるときの基準電圧とな
る。この結果、本実施例によれは、第５図に示すような
入出力特性を得ることかてき、第１実施例と同様の効果
を得ることができる。
第４ 例（第６゛）
（１）構成
第６区は本発明の第４実施例を示す回路図であり、第３
実施例と対応する部分には同一符号を付している。
実施例と対応する部分には同一符号を付している。
本実施例においては、マルチコレクタトランジスタ５０
の一方のコレクタは電源線５９に接続されている。また
、基準電圧設定回路３４は、ＰＮＰ形のトランジスタ６
５．６６、タイオード５６．５７、定電流源５８を設け
て構成されており、トランジスタ６５は、そのエミッタ
を電源線５つに接続され、そのベースを、そのコレクタ
、マルチコレクタトランジスタ５１の一方のコレクタ及
びトランジスタ６６のベースに接続されている。また、
トランジスタ６６は、そのエミッタを電源線５つに接続
され、そのコレクタをダイオード５６及び５７の接続中
点に接続されている。その他については第３実施例と同
様に構成されている。
の一方のコレクタは電源線５９に接続されている。また
、基準電圧設定回路３４は、ＰＮＰ形のトランジスタ６
５．６６、タイオード５６．５７、定電流源５８を設け
て構成されており、トランジスタ６５は、そのエミッタ
を電源線５つに接続され、そのベースを、そのコレクタ
、マルチコレクタトランジスタ５１の一方のコレクタ及
びトランジスタ６６のベースに接続されている。また、
トランジスタ６６は、そのエミッタを電源線５つに接続
され、そのコレクタをダイオード５６及び５７の接続中
点に接続されている。その他については第３実施例と同
様に構成されている。
（２）入出力特性、効果
今、ここに、マルチコレクタトランジスタ５０及び５１
がそれぞれＯＦＦ及びＯＮの場合、トランジスタ６５．
６６がＯＮとなり、ノード６４の電圧はＶ、−Ｖ、［Ｖ
３となる。また、この場合、トランジスタ６０．６１が
ＯＦＦとなり、この結果、トランジスタ６２がＯＮとな
って、出力電圧は＋５［■］となる。
がそれぞれＯＦＦ及びＯＮの場合、トランジスタ６５．
６６がＯＮとなり、ノード６４の電圧はＶ、−Ｖ、［Ｖ
３となる。また、この場合、トランジスタ６０．６１が
ＯＦＦとなり、この結果、トランジスタ６２がＯＮとな
って、出力電圧は＋５［■］となる。
他方、マルチコレクタトランジスタ５０及び５１かそれ
ぞれＯＮ及びＯＦＦの場合、トランジスタ６５．６６か
ＯＦＦとなり、ノード６４の電圧はＶＡ ２ＶＤ
［Ｖ］となる。また、この場合、トランジスタ６０．６
１がＯＮとなり、この結果、トランジスタ６２がＯＦＦ
となって、出力電圧は−５［Ｖ］となる。
ぞれＯＮ及びＯＦＦの場合、トランジスタ６５．６６か
ＯＦＦとなり、ノード６４の電圧はＶＡ ２ＶＤ
［Ｖ］となる。また、この場合、トランジスタ６０．６
１がＯＮとなり、この結果、トランジスタ６２がＯＦＦ
となって、出力電圧は−５［Ｖ］となる。
したがって、本実施例においては、■Ａ−２ＶＤ［Ｖ］
が、出力レベルかＨレベル、＋５ ［Ｖ：となるときの
基準電圧となり、■。−■。［■］が、比カレベルかＬ
レベル、−５［Ｖ］となるときの基準電圧となる。この
結果、本実施例においても、第３実施例と同様の入出力
特性を得、第３実施例と同様の効果を得ることができる
。
が、出力レベルかＨレベル、＋５ ［Ｖ：となるときの
基準電圧となり、■。−■。［■］が、比カレベルかＬ
レベル、−５［Ｖ］となるときの基準電圧となる。この
結果、本実施例においても、第３実施例と同様の入出力
特性を得、第３実施例と同様の効果を得ることができる
。
［発明の効果］
以上のように、本発明によれば、第７図従来例のように
、２対の差動対トランジスタを設ける必要がなく、この
結果、定電流源を含め、回路構成を簡素化し、素子数を
減らすことができるので、使用できる素子数が限定され
ているマスタスライス方式のＬＳＩにも搭載することが
できると共に、マスクスライス方式以外のＬＳＩに搭載
する場合には、第７図従来例のレベル・コンバータを搭
載する場合に比して、必要とするチップ面積を小さくし
、コストダウンを図ることかてきる。
、２対の差動対トランジスタを設ける必要がなく、この
結果、定電流源を含め、回路構成を簡素化し、素子数を
減らすことができるので、使用できる素子数が限定され
ているマスタスライス方式のＬＳＩにも搭載することが
できると共に、マスクスライス方式以外のＬＳＩに搭載
する場合には、第７図従来例のレベル・コンバータを搭
載する場合に比して、必要とするチップ面積を小さくし
、コストダウンを図ることかてきる。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第１実施例の入出力特性を示す図、 第３図は本発明の第２実施例を示す回路図、第４図は本
発明の第３実施例を示す回路図、第５図は本発明の第３
実施例の入出力特性を示す図、 第６図は本発明の第４実施例を示す回路図、第７図は従
来のレベル コンバータを示す回路図、 第８図は第７図従来例のレベル コンバータを構成する
ヒステリシス コンパレータ部の入出力特性を示す図、 第９図は第７図従来例のレベル コンバータの入出力特
性を示す図である。 ２６・・・入力端子 ３０・・・出力端子 第１実施例 第１図 ＶＯＵ丁 第１実施例の入出力特性 第２図 第２実施例 第３図 、２７ 第３実施例 第４図 ０ＬＩＴ 第３実施例の人出力特性 第５図 第４実施例 第６図 従来のレベル・コンバータ 第７図 ノート１８の電圧 第７図従来例のレベル・コンバータを構成するヒステリ
シス・コンパレータ部の入出力特性第８図 − ＯＵＴ 第７図従来例のレベル コンバータの入出力特性第９図
発明の第１実施例の入出力特性を示す図、 第３図は本発明の第２実施例を示す回路図、第４図は本
発明の第３実施例を示す回路図、第５図は本発明の第３
実施例の入出力特性を示す図、 第６図は本発明の第４実施例を示す回路図、第７図は従
来のレベル コンバータを示す回路図、 第８図は第７図従来例のレベル コンバータを構成する
ヒステリシス コンパレータ部の入出力特性を示す図、 第９図は第７図従来例のレベル コンバータの入出力特
性を示す図である。 ２６・・・入力端子 ３０・・・出力端子 第１実施例 第１図 ＶＯＵ丁 第１実施例の入出力特性 第２図 第２実施例 第３図 、２７ 第３実施例 第４図 ０ＬＩＴ 第３実施例の人出力特性 第５図 第４実施例 第６図 従来のレベル・コンバータ 第７図 ノート１８の電圧 第７図従来例のレベル・コンバータを構成するヒステリ
シス・コンパレータ部の入出力特性第８図 − ＯＵＴ 第７図従来例のレベル コンバータの入出力特性第９図
Claims (1)
- ２個のコレクタを設けてなる一対のマルチコレクタト
ランジスタを差動対トランジスタと成し、これら一対の
マルチコレクタトランジスタの一方のコレクタを利用し
、ヒステリシス特性上の基準電圧を設定するための回路
と相まってヒステリシス特性を得るための回路を構成す
ると共に、これら一対のマルチコレクタトランジスタの
他方のコレクタを利用して出力のレベルの切り換えを行
うための回路を制御するように構成していることを特徴
とするレベル・コンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327537A JPH04196812A (ja) | 1990-11-28 | 1990-11-28 | レベル・コンバータ |
| US07/797,930 US5262682A (en) | 1990-11-28 | 1991-11-26 | Level converter circuit having two multi-collector transistors for simplifying circuit configuration |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2327537A JPH04196812A (ja) | 1990-11-28 | 1990-11-28 | レベル・コンバータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196812A true JPH04196812A (ja) | 1992-07-16 |
Family
ID=18200206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2327537A Pending JPH04196812A (ja) | 1990-11-28 | 1990-11-28 | レベル・コンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5262682A (ja) |
| JP (1) | JPH04196812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008125176A (ja) * | 2006-11-09 | 2008-05-29 | Fuji Electric Device Technology Co Ltd | ヒステリシスコンパレータ回路および電源切り替え回路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930008554A (ko) * | 1991-10-25 | 1993-05-21 | 김광호 | 콤페레이터 |
| US5463339A (en) * | 1993-12-29 | 1995-10-31 | International Business Machines Incorporated | Amorphous, thin film transistor driver/receiver circuit with hysteresis |
| DE59409871D1 (de) * | 1994-12-21 | 2001-10-25 | Texas Instruments Deutschland | Flankendetektor |
| DE19542823C2 (de) * | 1995-11-16 | 1997-09-04 | Sgs Thomson Microelectronics | Hysteresebehaftete Komparatorschaltung zur Verwendung bei einer Spannungsregelungsschaltung |
| US7564230B2 (en) * | 2006-01-11 | 2009-07-21 | Anadigics, Inc. | Voltage regulated power supply system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4259601A (en) * | 1978-12-08 | 1981-03-31 | Motorola, Inc. | Comparison circuit having bidirectional hysteresis |
| JPS5676626A (en) * | 1979-11-27 | 1981-06-24 | Mitsubishi Electric Corp | Schmitt circuit |
| US4717839A (en) * | 1987-01-02 | 1988-01-05 | Motorola, Inc. | Transistor comparator circuit having split collector feedback hysteresis |
| US5132559A (en) * | 1991-05-03 | 1992-07-21 | Motorola, Inc. | Circuit for trimming input offset voltage utilizing variable resistors |
-
1990
- 1990-11-28 JP JP2327537A patent/JPH04196812A/ja active Pending
-
1991
- 1991-11-26 US US07/797,930 patent/US5262682A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008125176A (ja) * | 2006-11-09 | 2008-05-29 | Fuji Electric Device Technology Co Ltd | ヒステリシスコンパレータ回路および電源切り替え回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5262682A (en) | 1993-11-16 |
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