JPH0683039B2 - コンパレータ - Google Patents
コンパレータInfo
- Publication number
- JPH0683039B2 JPH0683039B2 JP62296359A JP29635987A JPH0683039B2 JP H0683039 B2 JPH0683039 B2 JP H0683039B2 JP 62296359 A JP62296359 A JP 62296359A JP 29635987 A JP29635987 A JP 29635987A JP H0683039 B2 JPH0683039 B2 JP H0683039B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- gate
- reference voltage
- mos transistors
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はA/D変換器等に用いられるコンパレータに関
し、特に２つの入力信号の電位差が一定値を超えている
か否かを判定するコンパレータに関する。
し、特に２つの入力信号の電位差が一定値を超えている
か否かを判定するコンパレータに関する。
従来、A/D変換器で２入力の間の電位差を量子化する場
合、第２図に示すように２入力の間の電位差を接地電位
に対する電圧に変換して従来のコンパレータに入力し接
地電位に対して与えられた基準電位と比較する方法がと
られていた。第２図において、21〜24は抵抗、25は演算
増幅器、26は従来のコンパレータ、27は基準電圧源、2
8,29は入力端子である。抵抗21〜24及び演算増幅器25は
差動増幅器を構成し、入力端子28,29の間の電位差を点
Ｐ−接地電位間の電圧に変換する。コンパレータ26はこ
れを基準電圧源27の電圧と比較して入力電位差を量子化
する。
合、第２図に示すように２入力の間の電位差を接地電位
に対する電圧に変換して従来のコンパレータに入力し接
地電位に対して与えられた基準電位と比較する方法がと
られていた。第２図において、21〜24は抵抗、25は演算
増幅器、26は従来のコンパレータ、27は基準電圧源、2
8,29は入力端子である。抵抗21〜24及び演算増幅器25は
差動増幅器を構成し、入力端子28,29の間の電位差を点
Ｐ−接地電位間の電圧に変換する。コンパレータ26はこ
れを基準電圧源27の電圧と比較して入力電位差を量子化
する。
上述した従来の量子化器は、規模が大きく、変換回路で
精度が制限され、また入力インピーダンスが有限である
（駆動源に制約が加わる）等の欠点がある。
精度が制限され、また入力インピーダンスが有限である
（駆動源に制約が加わる）等の欠点がある。
本発明の目的は前記問題点を解消したコンパレータを提
供することにある。
供することにある。
本発明は、２つのMOSトランジスタよりなるカレントミ
ラー回路による負荷回路を備え、ソースを共通の電流源
に接続した４つのMOSトランジスタであって、第１と第
２のMOSトランジスタのドレインを前記カレントミラー
回路による負荷回路の１次側に接続し、第３と第４のMO
Sトランジスタのドレインを前記カレントミラー回路に
よる負荷回路の２次側に接続し、第２のMOSトランジス
タのゲートに接続したの基準電圧源と第３のMOSトラン
ジスタのゲートに接続した基準電圧源との２つの基準値
を用いて第１のMOSトランジスタのゲートに接続した入
力信号とのMOSトランジスタのゲートに接続した入力信
号との比較結果を出力することを特徴とするコンパレー
タである。
ラー回路による負荷回路を備え、ソースを共通の電流源
に接続した４つのMOSトランジスタであって、第１と第
２のMOSトランジスタのドレインを前記カレントミラー
回路による負荷回路の１次側に接続し、第３と第４のMO
Sトランジスタのドレインを前記カレントミラー回路に
よる負荷回路の２次側に接続し、第２のMOSトランジス
タのゲートに接続したの基準電圧源と第３のMOSトラン
ジスタのゲートに接続した基準電圧源との２つの基準値
を用いて第１のMOSトランジスタのゲートに接続した入
力信号とのMOSトランジスタのゲートに接続した入力信
号との比較結果を出力することを特徴とするコンパレー
タである。
以下、本発明の一実施例を図により説明する。
第１図は本発明の一実施例を示す図である。図におい
て、１〜４はｎ型MOSトランジスタ、5,6は負荷回路とな
るカレントミラー回路を構成するｐ型MOSトランジスタ
７は定量流源、8,9は基準電圧源、10,11は入力端子、12
は出力端子である。
て、１〜４はｎ型MOSトランジスタ、5,6は負荷回路とな
るカレントミラー回路を構成するｐ型MOSトランジスタ
７は定量流源、8,9は基準電圧源、10,11は入力端子、12
は出力端子である。
本発明はソースを共通の定電流源７に接続した４つのMO
Sトランジスタ１〜４のうち、２つのMOSトランジスタ1,
2のドレインをMOSトランジスタ５に、また残りの２つの
MOSトランジスタ3,4のドレインをMOSトランジスタ６に
接続する。
Sトランジスタ１〜４のうち、２つのMOSトランジスタ1,
2のドレインをMOSトランジスタ５に、また残りの２つの
MOSトランジスタ3,4のドレインをMOSトランジスタ６に
接続する。
実施例において、入力端子10,11の電位をそれぞれV1,
V2、基準電圧源8,9の電圧をそれぞれVr1,Vr2とする。MO
Sトランジスタ１〜４が同じ特性のとき、MOSトランジス
タ６はV1＋Vr1＞V2＋Vr2で抵抗領域、V1＋Vr1＜V2＋Vr2
でしゃ断領域になる。即ち、MOSトランジスタのドレイ
ン電流はゲート・ソース間電圧で決まるので、MOSトラ
ンジスタ１〜４はソースを同電位となる構成としている
ためそのドレイン電流は各々のゲート電位のみで決まっ
てくる。したがい、カレントミラー回路による負荷回路
の１次側を流れる電流（MOSトランジスタ１、２のドレ
イン電流の和）をi5、カレントミラー回路による負荷回
路の２次側を流れる電流（MOSトランジスタ３、４のド
レイン電流の和）をi6とすると、 V1＋Vr1＞V2＋Vr2であればi5＞i6となり、V1＋Vr1＜V2
＋Vr2であれば i5＜i6となる。このことにより、カレントミラー回路は
i5＝i6の条件でのみMOSトランジスタ６が飽和領域（バ
イポーラトランジスタにおける能動領域と同意）であり
得るので、 V1＋Vr1＞V2＋Vr2であればMOSトランジスタ６は抵抗
（線形）領域（バイポーラトランジスタにおける飽和領
域と同意）に、 またV1＋Vr1＜V2＋Vr2であればMOSトランジスタ６はし
ゃ断領域に遷移することになる。従って、本回路は入力
端子10,11の電位差（V1−V2）を（Vr1−Vr2）なる閾値
と比較して量子化することができる。このとき、入力端
子10,11が接続されているのはMOSトランジスタのゲート
のみであるため駆動源からほとんど電力をとらない。
V2、基準電圧源8,9の電圧をそれぞれVr1,Vr2とする。MO
Sトランジスタ１〜４が同じ特性のとき、MOSトランジス
タ６はV1＋Vr1＞V2＋Vr2で抵抗領域、V1＋Vr1＜V2＋Vr2
でしゃ断領域になる。即ち、MOSトランジスタのドレイ
ン電流はゲート・ソース間電圧で決まるので、MOSトラ
ンジスタ１〜４はソースを同電位となる構成としている
ためそのドレイン電流は各々のゲート電位のみで決まっ
てくる。したがい、カレントミラー回路による負荷回路
の１次側を流れる電流（MOSトランジスタ１、２のドレ
イン電流の和）をi5、カレントミラー回路による負荷回
路の２次側を流れる電流（MOSトランジスタ３、４のド
レイン電流の和）をi6とすると、 V1＋Vr1＞V2＋Vr2であればi5＞i6となり、V1＋Vr1＜V2
＋Vr2であれば i5＜i6となる。このことにより、カレントミラー回路は
i5＝i6の条件でのみMOSトランジスタ６が飽和領域（バ
イポーラトランジスタにおける能動領域と同意）であり
得るので、 V1＋Vr1＞V2＋Vr2であればMOSトランジスタ６は抵抗
（線形）領域（バイポーラトランジスタにおける飽和領
域と同意）に、 またV1＋Vr1＜V2＋Vr2であればMOSトランジスタ６はし
ゃ断領域に遷移することになる。従って、本回路は入力
端子10,11の電位差（V1−V2）を（Vr1−Vr2）なる閾値
と比較して量子化することができる。このとき、入力端
子10,11が接続されているのはMOSトランジスタのゲート
のみであるため駆動源からほとんど電力をとらない。
以上説明したように本発明によれば簡単な回路で２点間
の電位差を駆動源から電力をとらずに検出し任意の基準
電圧と比較して量子化できる効果がある。
の電位差を駆動源から電力をとらずに検出し任意の基準
電圧と比較して量子化できる効果がある。
第１図は本発明の一実施例を示す図、第２図は従来のコ
ンパレータを使った量子化器の構成例を示す図である。 1,2,3,4……ｎ型MOSトランジスタ 5,6……ｐ型MOSトランジスタ ７……定電流源、8,9……基準電圧源 10,11……入力端子、12……出力端子
ンパレータを使った量子化器の構成例を示す図である。 1,2,3,4……ｎ型MOSトランジスタ 5,6……ｐ型MOSトランジスタ ７……定電流源、8,9……基準電圧源 10,11……入力端子、12……出力端子
Claims (1)
- 【請求項１】２つのMOSトランジスタよりなるカレント
ミラー回路による負荷回路を備え、 ソースを共通の電流源に接続した４つのMOSトランジス
タであって、第１と第２のMOSトランジスタのドレイン
を前記カレントミラー回路による負荷回路の１次側に接
続し、第３と第４のMOSトランジスタのドレインを前記
カレントミラー回路による負荷回路の２次側に接続し、
第２のMOSトランジスタのゲートに接続した第１の基準
電圧源と第３のMOSトランジスタのゲートに接続した第
２の基準電圧源とを用いて第１のMOSトランジスタのゲ
ートに接続した第１の入力信号と第４のMOSトランジス
タのゲートに接続した第２の入力信号との比較結果を出
力することを特徴とするコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296359A JPH0683039B2 (ja) | 1987-11-25 | 1987-11-25 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62296359A JPH0683039B2 (ja) | 1987-11-25 | 1987-11-25 | コンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137816A JPH01137816A (ja) | 1989-05-30 |
| JPH0683039B2 true JPH0683039B2 (ja) | 1994-10-19 |
Family
ID=17832533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62296359A Expired - Lifetime JPH0683039B2 (ja) | 1987-11-25 | 1987-11-25 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683039B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3020360U (ja) * | 1995-07-10 | 1996-01-23 | 日本シャーウッド株式会社 | 拡張器と鞘の組立体 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3752938B2 (ja) * | 2000-01-18 | 2006-03-08 | 富士電機デバイステクノロジー株式会社 | コンパレータ |
| JP5336404B2 (ja) * | 2010-02-26 | 2013-11-06 | ルネサスエレクトロニクス株式会社 | 集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51112243A (en) * | 1975-03-28 | 1976-10-04 | Hitachi Ltd | Comparator |
-
1987
- 1987-11-25 JP JP62296359A patent/JPH0683039B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3020360U (ja) * | 1995-07-10 | 1996-01-23 | 日本シャーウッド株式会社 | 拡張器と鞘の組立体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01137816A (ja) | 1989-05-30 |
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