JPH04196935A - 時分割多重化回路 - Google Patents
時分割多重化回路Info
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- JPH04196935A JPH04196935A JP32802290A JP32802290A JPH04196935A JP H04196935 A JPH04196935 A JP H04196935A JP 32802290 A JP32802290 A JP 32802290A JP 32802290 A JP32802290 A JP 32802290A JP H04196935 A JPH04196935 A JP H04196935A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は１時分割多重伝送において利用される時分割
多重化回路に関するものである。
多重化回路に関するものである。
［従来の技術１
第９図は、従来の、並列データを直列データｊこ変換し
、フレームパルスを重畳した２ビットｌ符号に変換する
時分割多重化回路の構成例である。
、フレームパルスを重畳した２ビットｌ符号に変換する
時分割多重化回路の構成例である。
図において、（１）は並列データ／直列データ変換回路
（以下Ｐ／Ｓ変換回路と称す。） 、 （２）はフレー
ムパルス重畳伝送路符号化回路（以下符号化回路と称す
。） 、 ｆ３）は２分周回路、（７）はリングカウン
タ回路、（６）はフレームパルス発生回路である。
（以下Ｐ／Ｓ変換回路と称す。） 、 （２）はフレー
ムパルス重畳伝送路符号化回路（以下符号化回路と称す
。） 、 ｆ３）は２分周回路、（７）はリングカウン
タ回路、（６）はフレームパルス発生回路である。
次に、動作について説明する。第９図において、２分周
回路（３）により、外部入力された伝送速度ｆ０［ｂｐ
ｓ］の伝送りロックからｆ。／２［ｂｐｓ］の直列デー
タ用クロックが生成され。
回路（３）により、外部入力された伝送速度ｆ０［ｂｐ
ｓ］の伝送りロックからｆ。／２［ｂｐｓ］の直列デー
タ用クロックが生成され。
リングカウンタ回路（７）に入力される。リングカウン
タ回路（７）では、ｆｏ ／２ ［’ｂｐｓ］クロック
をｎ分周し、ラッチパルスを得る。フレームパルス発生
回路（６）では、リングカウンタ回路（７）の−出力を
用いて、伝送フレームに同期したフレームパルスを生成
する。一方、Ｐ／、Ｓ変換回路（１）に入力されたｎビ
ットの並列データは、前記ラッチパルスによりラッチさ
れ、直列データに変換される。直列データは、符号化回
路（２）により、前記フレームパルスを重畳した伝送路
符号に変換される。
タ回路（７）では、ｆｏ ／２ ［’ｂｐｓ］クロック
をｎ分周し、ラッチパルスを得る。フレームパルス発生
回路（６）では、リングカウンタ回路（７）の−出力を
用いて、伝送フレームに同期したフレームパルスを生成
する。一方、Ｐ／、Ｓ変換回路（１）に入力されたｎビ
ットの並列データは、前記ラッチパルスによりラッチさ
れ、直列データに変換される。直列データは、符号化回
路（２）により、前記フレームパルスを重畳した伝送路
符号に変換される。
ここでリングカウンタの位相状態により、データフレー
ムは、ｎ通りの位相状態となる。
ムは、ｎ通りの位相状態となる。
［発明が解決しようとする課題］
従来の多重化回路は、このように構成されているので、
同じシステムを数チャンネル動作させる場合に、各々の
受信側のデータの位相がバラバラになるため、各々のシ
ステムの位相を同じにしなければならないという課題が
あった。
同じシステムを数チャンネル動作させる場合に、各々の
受信側のデータの位相がバラバラになるため、各々のシ
ステムの位相を同じにしなければならないという課題が
あった。
この発明は１以上のような課題を解決するためになされ
たもので、数チャンネルのシステムを同位相で伝送でき
る多重化回路を得ることを目的とする。
たもので、数チャンネルのシステムを同位相で伝送でき
る多重化回路を得ることを目的とする。
［課題を解決するための手段］
（１）この発明における多重化回路は、並列データに同
期した外部クロックの立ち上がりを検出し、パルスを発
生する立ち上がり検出回路の出力を数ビットシフトさせ
、ラッチパルス、フレームパルスを得る構成にすること
により、入力された前記ｆ。／２ｎ［ｂｐｓ］の外部ク
ロックに対して一定の位相をもったフレームパターンで
出力する外部クロックに対し一定の位相をもったフレー
ムパターンで出力できるようにしたものである。
期した外部クロックの立ち上がりを検出し、パルスを発
生する立ち上がり検出回路の出力を数ビットシフトさせ
、ラッチパルス、フレームパルスを得る構成にすること
により、入力された前記ｆ。／２ｎ［ｂｐｓ］の外部ク
ロックに対して一定の位相をもったフレームパターンで
出力する外部クロックに対し一定の位相をもったフレー
ムパターンで出力できるようにしたものである。
（２）この発明における多重化回路は、並列データに同
期した外部クロックの立ち上がりを検出し、パルスを発
生する立ち上がり検出回路の出力と内部に設けられたリ
ングカウンタの一つの出力とを比較して、ラッチパルス
、フレームパルスを生成する構成とすることにより、入
力された前記ｆ ｏ ／ ２ ｎ ［ｂ ｐ ｓ ］の
外部クロックに対して一定の位相をもったフレームパタ
ーンで出力する外部クロックに対し一定の位相をもった
フレームパターンで出力できるようにするとともに、ク
ロックの一時消失にだいしデータが抜けづらくしたもの
である。
期した外部クロックの立ち上がりを検出し、パルスを発
生する立ち上がり検出回路の出力と内部に設けられたリ
ングカウンタの一つの出力とを比較して、ラッチパルス
、フレームパルスを生成する構成とすることにより、入
力された前記ｆ ｏ ／ ２ ｎ ［ｂ ｐ ｓ ］の
外部クロックに対して一定の位相をもったフレームパタ
ーンで出力する外部クロックに対し一定の位相をもった
フレームパターンで出力できるようにするとともに、ク
ロックの一時消失にだいしデータが抜けづらくしたもの
である。
（３）この発明における多重化回路は、内部に設けられ
たリングカウンタの一つの出力と比較する立ち上がり検
出回路の出力のパルス幅を広げることにより、クロック
のジッタが大きく、各チャンネル間のスキューの要求が
厳しくないシステムへの応用を可能にしたものである。
たリングカウンタの一つの出力と比較する立ち上がり検
出回路の出力のパルス幅を広げることにより、クロック
のジッタが大きく、各チャンネル間のスキューの要求が
厳しくないシステムへの応用を可能にしたものである。
［作用］
この発明における多重化回路は、並列データに同期した
外部クロックに対して一定のラッチパルス、フレームパ
ルスが生成され、数チャンネルのシステムを同位相で伝
送できる多重化回路を得ることができる。
外部クロックに対して一定のラッチパルス、フレームパ
ルスが生成され、数チャンネルのシステムを同位相で伝
送できる多重化回路を得ることができる。
［実施例］
第１図はこの発明における時分割多重化回路の一実施例
を示す。（１）はＰ／Ｓ変換回路、（２）は符号化回路
、（３）は２分周回路、（４）は第一の立ち上がり検出
回路、（５）は位相シフト回路、（６）はフレームパル
ス発生回路である。
を示す。（１）はＰ／Ｓ変換回路、（２）は符号化回路
、（３）は２分周回路、（４）は第一の立ち上がり検出
回路、（５）は位相シフト回路、（６）はフレームパル
ス発生回路である。
第２図は、第１図の実施例の第一の立ち上がり検出回路
（４）の内部回路を示す。（ｉｏ）は第一のフリップフ
ロップ（以下ＦＦＩと称す。） 、 （１１）は、第二
のフリップフロップ（以下ＦＦ２と称す。） 、 （
１２）はインバータ、（１３）は第一のＡＮＤゲートで
ある。
（４）の内部回路を示す。（ｉｏ）は第一のフリップフ
ロップ（以下ＦＦＩと称す。） 、 （１１）は、第二
のフリップフロップ（以下ＦＦ２と称す。） 、 （
１２）はインバータ、（１３）は第一のＡＮＤゲートで
ある。
第３図は第１図の実施例の動作を示すタイミングチャー
トを示す。
トを示す。
第４図はこの発明における時分割多重化回路の他の実施
例を示す図を示す。（７）はリングカウンタ回路、（８
）は、同期保護回路である。
例を示す図を示す。（７）はリングカウンタ回路、（８
）は、同期保護回路である。
第５図は第４図の実施例の動作を示すタイミングチャー
トを示す。
トを示す。
第６図は同じ（この発明における時分割多重化回路の他
の実施例を示す。（９）は第２の立ち上がり検出回路で
ある。
の実施例を示す。（９）は第２の立ち上がり検出回路で
ある。
第７図は、第６図の実施例の第一の立ち上がり検出回路
（４）、第２の立ち上がり検出回路〔９）の内部回路を
示す。（１０）はＦＦＩ、（１１）はＦＦ２゜（１４）
は第三のフリップフロップ（以下ＦＦ３と称す。） 、
（１５）は第四のフリップフロップ（以下ＦＦ４と
称す。） 、 （１２）はインバータ、 （１３）
は第一のＡＮＤゲーと、 （１６）は第二のＡＮＤゲ
ートである。
（４）、第２の立ち上がり検出回路〔９）の内部回路を
示す。（１０）はＦＦＩ、（１１）はＦＦ２゜（１４）
は第三のフリップフロップ（以下ＦＦ３と称す。） 、
（１５）は第四のフリップフロップ（以下ＦＦ４と
称す。） 、 （１２）はインバータ、 （１３）
は第一のＡＮＤゲーと、 （１６）は第二のＡＮＤゲ
ートである。
第８図は、第７図の回路の動作を示すタイミングチャー
トを示す。
トを示す。
次に動作について説明する。第１図において。
２分周回路（３）により、外部入力された伝送速度ｆ０
［ｂｐｓｌの伝送りロックからｆ。／２［ｂｐｓｌの直
列データ用クロックが生成される。ここで、第一の立ち
上がり検出回路（４）は。
［ｂｐｓｌの伝送りロックからｆ。／２［ｂｐｓｌの直
列データ用クロックが生成される。ここで、第一の立ち
上がり検出回路（４）は。
第２図に示す構成をしており、その動作は、第３図に示
す通り、並列データに同期したｆ。／ ２ ｎ［ｂｐｓ
ｌの外部クロックがｆ。クロックによりＦ Ｆ １ （
１０）にラッチされ９次のｆ。クロックにより、ＦＦ２
（１１）にラッチされる。ｆｏ／２ｎクロックが立ち上
がりのとき、ＦＦＩ（１０）が”Ｈ”。
す通り、並列データに同期したｆ。／ ２ ｎ［ｂｐｓ
ｌの外部クロックがｆ。クロックによりＦ Ｆ １ （
１０）にラッチされ９次のｆ。クロックにより、ＦＦ２
（１１）にラッチされる。ｆｏ／２ｎクロックが立ち上
がりのとき、ＦＦＩ（１０）が”Ｈ”。
Ｆ Ｆ ２ （１１）力じＬ″′となり、ＡＮＤゲー）
−（１３）の出力が”Ｈ”となる。次に、第一の立ち上
がり検出回路（４）の出力は、２分周回路（３）にフィ
ードバックされ、第一の立ち上がり検出回路（４）の出
力”Ｈ”時に２分周回路（３）の出力が”Ｌ″′の場合
は２分周回路（３）において、その出力位相を反転する
。また９位相シフト回路（５）では、第一の立ち上がり
検出回路（４）の出力をデータの取り込みやすいタイミ
ングになるように遅らせて、ラッチパルスを得る。フレ
ームパルス発生回路（６）では１位相シフト回路（５）
からの出力を用いてフレームパルスを生成する。一方、
Ｐ／Ｓ変換回路（１）に入力されたｎビットの並列デー
タは、前記ラッチパルスによりラッチされ、直列データ
に変換される。直列データは、符号化回路（２）により
、前記フレームパルスを重畳したＣＭＩ／ＣＲＶ符号に
変換される。
−（１３）の出力が”Ｈ”となる。次に、第一の立ち上
がり検出回路（４）の出力は、２分周回路（３）にフィ
ードバックされ、第一の立ち上がり検出回路（４）の出
力”Ｈ”時に２分周回路（３）の出力が”Ｌ″′の場合
は２分周回路（３）において、その出力位相を反転する
。また９位相シフト回路（５）では、第一の立ち上がり
検出回路（４）の出力をデータの取り込みやすいタイミ
ングになるように遅らせて、ラッチパルスを得る。フレ
ームパルス発生回路（６）では１位相シフト回路（５）
からの出力を用いてフレームパルスを生成する。一方、
Ｐ／Ｓ変換回路（１）に入力されたｎビットの並列デー
タは、前記ラッチパルスによりラッチされ、直列データ
に変換される。直列データは、符号化回路（２）により
、前記フレームパルスを重畳したＣＭＩ／ＣＲＶ符号に
変換される。
第４図は、第１図の位相シフト回路（５）を、ｎビット
リングカウンタ回路（７）と同期保護回路（８）により
、ラッチパルスを生成するものである。第５図に示す通
り、リングカウンタ回路（７）では、２分周回路（３）
の出力ｆ。／２［ｂｐｓ］クロックをｎ分周し、ラッチ
パルスを得る。同期保護回路（８）では、第一の立ち上
がり検出回路（４）の出力と、リングカウンタ回路（７
）の出力のうち、第一の立ち上がり検出回路（４）の出
力との位相が一致するべき一出力とｆ０／２クロックと
の論理積とを比較し、一回ないし数回一致しないときに
、一致するまでリングカウンタ回路（７）の位相をシフ
トさせる。２分周回路（３）の位相決定のためのフィー
ドバックは、同期がはずれたときにのみ同期保護回路（
８）から行われる。この回路は、クロックの一時消失に
よるデータの抜けにたいして有効である。
リングカウンタ回路（７）と同期保護回路（８）により
、ラッチパルスを生成するものである。第５図に示す通
り、リングカウンタ回路（７）では、２分周回路（３）
の出力ｆ。／２［ｂｐｓ］クロックをｎ分周し、ラッチ
パルスを得る。同期保護回路（８）では、第一の立ち上
がり検出回路（４）の出力と、リングカウンタ回路（７
）の出力のうち、第一の立ち上がり検出回路（４）の出
力との位相が一致するべき一出力とｆ０／２クロックと
の論理積とを比較し、一回ないし数回一致しないときに
、一致するまでリングカウンタ回路（７）の位相をシフ
トさせる。２分周回路（３）の位相決定のためのフィー
ドバックは、同期がはずれたときにのみ同期保護回路（
８）から行われる。この回路は、クロックの一時消失に
よるデータの抜けにたいして有効である。
第６図は、第４図に第二の立ち上がり検出回路（９）を
設けたものである。ここで、第２の立ち上がり検出回路
（９）は、第７図に示す構成をしており、その動作は、
第８図に示す通り、ＦＦＩが′Ｈ”、ＦＦ３が”Ｌ″と
なるときに、第二のＡＮＤゲー）−（１６）が”Ｈ”を
出力する。このため、第一の立ち上がり検出回路（４）
の出力に比べ、ｆａ ［ｂｐｓ］クロックで９前後に
１クロック分′″Ｈ”となる。同期保護回路（８）では
、第二の立ち上がり検出回路（９）の出力と、リングカ
ウンタ回路（７）の出力のうち、第一の立ち上がり検出
回路（４）の出力との位相が一致するべきの一出力とｆ
。／２クロックとの論理積とを比較し、一回ないし数回
一致しないときに、第一の立ち上がり検出回路（４）の
出力との位相が一致するまでリングカウンタ回路（７）
の位相をシフトさせる。この回路は、第二の立ち上がり
検出回路（９）との位相を比較するため、クロックの立
ち上がりがＩクロックずれても同期がはずれず、クロッ
クのジッタが大きいシステムに有効である。この実施例
では、第二の立ち上がり検出回路（９）の出力を。
設けたものである。ここで、第２の立ち上がり検出回路
（９）は、第７図に示す構成をしており、その動作は、
第８図に示す通り、ＦＦＩが′Ｈ”、ＦＦ３が”Ｌ″と
なるときに、第二のＡＮＤゲー）−（１６）が”Ｈ”を
出力する。このため、第一の立ち上がり検出回路（４）
の出力に比べ、ｆａ ［ｂｐｓ］クロックで９前後に
１クロック分′″Ｈ”となる。同期保護回路（８）では
、第二の立ち上がり検出回路（９）の出力と、リングカ
ウンタ回路（７）の出力のうち、第一の立ち上がり検出
回路（４）の出力との位相が一致するべきの一出力とｆ
。／２クロックとの論理積とを比較し、一回ないし数回
一致しないときに、第一の立ち上がり検出回路（４）の
出力との位相が一致するまでリングカウンタ回路（７）
の位相をシフトさせる。この回路は、第二の立ち上がり
検出回路（９）との位相を比較するため、クロックの立
ち上がりがＩクロックずれても同期がはずれず、クロッ
クのジッタが大きいシステムに有効である。この実施例
では、第二の立ち上がり検出回路（９）の出力を。
第一の立ち上がり検出回路（４）の出力に比べ。
ｆｏ［ｂｐｓ］クロックで１前後に１クロック分”Ｈ”
となるようにしたが、チャンネル間スキューの余裕に合
わせ９前後数ビット広いパルスとすることが可能である
。
となるようにしたが、チャンネル間スキューの余裕に合
わせ９前後数ビット広いパルスとすることが可能である
。
いずれの実施例も、システム設計に合わせ使い分けて使
用することができ、同様の効果を奏する。
用することができ、同様の効果を奏する。
［発明の効果］
以上のように、この発明における時分割多重化回路は、
並列データに同期した外部クロックを基準にラッチパル
ス、フレームパルスを生成する回路を備えたものである
ため、数チャンネルのシステムを同位相で伝送できる時
分割多重化回路を得ることができるという効果がある。
並列データに同期した外部クロックを基準にラッチパル
ス、フレームパルスを生成する回路を備えたものである
ため、数チャンネルのシステムを同位相で伝送できる時
分割多重化回路を得ることができるという効果がある。
第１図はこの発明の多重化回路の一実施例を示す図、第
２図は、第１図の実施例の第一の立ち上がり検出回路の
内部回路を示す図、第３図は第１図の実施例の動作を示
すタイミングチャーと、第４図はこの発明の多重化回路
の他の実施例を示す図、第５図は第４図の実施例の動作
を示すタイミングチャーと、第６図は同じ（この発明の
多重化回路の他の実施例を示す図、第７図は、第６図の
実施例の第一の立ち上がり検出回路および第二の立ち上
がり検出回路の内部回路を示す図、第８図は、第７図の
回路の動作を示すタイミングチャーと、第９図は、従来
の時分割多重化回路を示す図であり２図において、（１
）はＰ／Ｓ変換回路。 （２）は符号化回路、（３）は２分周回路、（４）は第
二の立ち上がり検出回路、（５）は位相シフト回路、（
６）はフレームパルス発生回路、（７）はリングカウン
タ回路、（８）は、同期保護回路、（９）は第二の立ち
上がり検出回路である。 なお１図中、同一符号は同一、または相当部分を示す。 第１図 ２符号化日路 ３２分毘口路 ４ ：＊＋の文上り検届回計 ５ ａ相シフトｂｎ ６ クレームパルス今乙生Ｉ］！’＆ 第２図 第４図 第３図 。ｒｅ、 Ｊｌ且几几圧−一−−−−−−−−−−上几
几几′Ｊ九−−−−一一−−−−一対＝「１シ幕７；
−−〉〈η豆〉ぐ
ト■７メ３戸コさくｌ二ＦＲＡＭＥ −−−−−−−−
−−一〜」−１−一一一第５図 一致、Ｌｌい堀會−敦ｔ３デで １ルクカウンタの動作を止め３ 第８図 ０ＵＴ２て゛閏η引Ｖ１翫 ＩＩ９図
２図は、第１図の実施例の第一の立ち上がり検出回路の
内部回路を示す図、第３図は第１図の実施例の動作を示
すタイミングチャーと、第４図はこの発明の多重化回路
の他の実施例を示す図、第５図は第４図の実施例の動作
を示すタイミングチャーと、第６図は同じ（この発明の
多重化回路の他の実施例を示す図、第７図は、第６図の
実施例の第一の立ち上がり検出回路および第二の立ち上
がり検出回路の内部回路を示す図、第８図は、第７図の
回路の動作を示すタイミングチャーと、第９図は、従来
の時分割多重化回路を示す図であり２図において、（１
）はＰ／Ｓ変換回路。 （２）は符号化回路、（３）は２分周回路、（４）は第
二の立ち上がり検出回路、（５）は位相シフト回路、（
６）はフレームパルス発生回路、（７）はリングカウン
タ回路、（８）は、同期保護回路、（９）は第二の立ち
上がり検出回路である。 なお１図中、同一符号は同一、または相当部分を示す。 第１図 ２符号化日路 ３２分毘口路 ４ ：＊＋の文上り検届回計 ５ ａ相シフトｂｎ ６ クレームパルス今乙生Ｉ］！’＆ 第２図 第４図 第３図 。ｒｅ、 Ｊｌ且几几圧−一−−−−−−−−−−上几
几几′Ｊ九−−−−一一−−−−一対＝「１シ幕７；
−−〉〈η豆〉ぐ
ト■７メ３戸コさくｌ二ＦＲＡＭＥ −−−−−−−−
−−一〜」−１−一一一第５図 一致、Ｌｌい堀會−敦ｔ３デで １ルクカウンタの動作を止め３ 第８図 ０ＵＴ２て゛閏η引Ｖ１翫 ＩＩ９図
Claims (3)
- （１）ｎビット並列データを直列データに変換し、直列
データに同期したフレーム同期パルスを重畳した２ビッ
ト１符号に符号化してデータ伝送を行う時分割多重伝送
方式において、並列データ／直列データ変換回路と、該
並列データ／直列データ変換回路に接続したフレームパ
ルス重畳伝送路符号化回路と、並列データに同期したｆ
＿０／２ｎ［ｂｐｓ］の外部クロックの立ち上がりを検
出し１クロック幅のパルスを発生する第一の立ち上がり
検出回路と、伝送速度ｆ＿０［ｂｐｓ］の外部クロック
を２分周し、前記第一の立ち上がり検出回路の出力に対
して決められた位相をもったｆ＿０／２［ｂｐｓ］クロ
ックを出力する２分周回路と、前記第一の立ち上がり検
出回路の出力パルスを入力とし、前記並列データ／直列
データ変換回路に入力するための、並列データをラッチ
するのに適したタイミングをもったラッチパルスを出力
する位相シフト回路と、該位相シフト回路に接続され、
前記フレームパルス重畳伝送路符号化回路に入力するた
めの、あらかじめ決められたフレーム同期パターンに従
うフレーム同期パルスを発生するフレームパルス発生回
路とで構成され、入力された前記ｆ＿０／２ｎ［ｂｐｓ
］の外部クロックに対して一定の位相をもったフレーム
パターンで直列データを出力することを特徴とする時分
割多重化回路。 - （２）ｎビット並列データを直列データに変換し、直列
データに同期したフレーム同期パルスを重畳した２ビッ
ト１符号に符号化してデータ伝送を行う時分割多重伝送
方式において、並列データ／直列データ変換回路と、該
並列データ／直列データ変換回路に接続したフレームパ
ルス重畳伝送路符号化回路と、並列データに同期したｆ
＿０／２ｎ［ｂｐｓ］の外部クロックの立ち上がりを検
出し１クロック幅のパルスを発生する第一の立ち上がり
検出回路と、伝送速度ｆ＿０［ｂｐｓ］の外部クロック
を２分周し、前記第一の立ち上がり検出回路の出力に対
して決められた位相をもったｆ＿０／２［ｂｐｓ］クロ
ックを出力する２分周回路と、前記ｆ＿０／２［ｂｐｓ
］クロックをｎ分周し、ラッチパルスを出力するリング
カウンタ回路と、該リングカウンタ回路の一つの出力の
位相と前記第一の立ち上がり検出回路の出力位相とを比
較し、一回ないし数回連続で一致しない場合に、前記第
一の立ち上がり検出回路の出力位相と一致するように前
記リングカウンタ回路の位相をシフトする制御信号を発
生する同期保護回路と、前記リングカウンタ回路に接続
され、前記フレームパルス重畳伝送路符号化回路に入力
するための、あらかじめ決められたフレーム同期パター
ンに従うフレーム同期パルスを発生するフレームパルス
発生回路とで構成され、入力された前記ｆ＿０／２ｎ［
ｂｐｓ］の外部クロックに対して一定の位相をもったフ
レームパターンで直列データを出力することを特徴とす
る時分割多重化回路。 - （３）ｎビット並列データを直列データに変換し、直列
データに同期したフレーム同期パルスを重畳した２ビッ
ト１符号に符号化してデータ伝送を行う時分割多重伝送
方式において、並列データ／直列データ変換回路と、該
並列データ／直列データ変換回路に接続したフレームパ
ルス重畳伝送路符号化回路と、並列データに同期したｆ
＿０／２ｎ［ｂｐｓ］の外部クロックの立ち上がりを検
出し１クロック幅のパルスを発生する第一の立ち上がり
検出回路と、該第一の立ち上がり検出回路の出力に対し
て、その前あるいは後に数クロック幅広いパルスを出力
する第二の立ち上がり検出回路と、伝送速度ｆ＿０［ｂ
ｐｓ］の外部クロックを２分周し、前記、第一の立ち上
がり検出回路の出力に対して決められた位相をもったｆ
＿０／２［ｂｐｓ］クロックを出力する２分周回路と、
前記ｆ＿０／２ｎ［ｂｐｓ］クロックをｎ分周し、ラッ
チパルスを出力するリングカウンタ回路と、該リングカ
ウンタ回路の一出力の位相と前記第二の立ち上がり検出
回路の出力位相とを比較し、一回ないし数回連続で一致
しない場合に、前記第一の立ち上がり検出回路の出力位
相と一致するように前記リングカウンタ回路の位相をシ
フトする制御信号を発生する同期保護回路と、前記リン
グカウンタ回路に接続され、前記フレームパルス重畳伝
送路符号化回路に入力するための、あらかじめ決められ
たフレーム同期パターンに従うフレーム同期パルスを発
生するフレームパルス発生回路とで構成され、入力され
た前記ｆ＿０／２ｎ［ｂｐｓ］の外部クロックに対して
一定の位相をもったフレームパターンで直列データを出
力することを特徴とする時分割多重化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32802290A JPH04196935A (ja) | 1990-11-28 | 1990-11-28 | 時分割多重化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32802290A JPH04196935A (ja) | 1990-11-28 | 1990-11-28 | 時分割多重化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196935A true JPH04196935A (ja) | 1992-07-16 |
Family
ID=18205646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32802290A Pending JPH04196935A (ja) | 1990-11-28 | 1990-11-28 | 時分割多重化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196935A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008165238A (ja) * | 2007-01-03 | 2008-07-17 | Samsung Electronics Co Ltd | ディスプレイのためのシリアライズされた映像データ処理方法及び装置 |
-
1990
- 1990-11-28 JP JP32802290A patent/JPH04196935A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008165238A (ja) * | 2007-01-03 | 2008-07-17 | Samsung Electronics Co Ltd | ディスプレイのためのシリアライズされた映像データ処理方法及び装置 |
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