JPH041991A - 冗長構成ｌｓｉメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は冗長構成付きＬＳＩメモリに関する。

（従来の技術） ＬＳＩメモリは、メモリ容量の大容量化に伴い、最小加
工寸法及びメモリセル面積の縮小の結果、不良ビットの
メモリセルが発生し易くなり、全ビット良品チップを得
ることが困難になりつつある。

この不良メモリセルを救済し、全ビット良品チップを得
るための手段として、予備のメモリセルを登載し、不良
ビットのメモリセルを予備のメモリセルで置き換え、全
ビット良品チップを得る冗長構成ＬＳＩメモリが一般的
に用いられている。

こうした冗長構成ＬＳＩメモリの従来例としては、例え
ば、１９８０年２月に開催されたアイ・イー・イー。

イー・インターナショナル・ソリッドステートサーキ　
ッ　ッ、コ　ン　フ　ァ　し　ン　ス（１９８０ＩＥＥ
ＥＩＮＴＥＲＮＡＴＩＯＮＡＬ　５ＯＬＩＤ−８ＴＡＴ
Ｅ　ＣＩＲＣＵＩＴＳＣＯＮＦＥＲＥＮＣＥ）のダイジ
ェスト、オフ。テクニカル。

ペーパーズ（ＩＳＳＣＣＤＩＧＥＳＴ　ＯＦ　ＴＥＣＨ
ＮＩＣＡＬＰＡＰＥＲ８）第２３４頁〜２３５頁（１９
８０年２月会議時に同時頒布）に掲載された、“Ａ　２
５６Ｋ　ＲＡＭ　Ｆａｂｒｉｃａｔｅｄ　ｗｉｔｈＭｏ
ｌｙｂｄｅｎｕｗ−Ｐｏｌｙｓｉｌｉｃｏｎ　Ｔｅｃｈ
ｎｏｌｏｇｙ”と題する（真野（Ｔｓｕｎｅｏ　Ｍａｎ
ｏ）氏等の論文等がある。上記論文に紹介された冗長構
成ＬＳＩメモリのブロック図を第３図に示す。

第３図のＬＳＩメモリは、本来のメモリブロックである
メモリセルアレイ１１、Ｘデコーダ２１、Ｙデコーダ３
１に加えて、予備の列側メモリセルアレイＹｌｌ、行側
メモリセルアレイＹ１２、予備のＸデコーダＹ２１、Ｙ
デコーダ回路１から成る。このＬＳＩメモリでは、メモ
リセルアレイ１１の中に、不良のメモリセルがある場合
に、予備のＸデコーダＹ２１又はＹデコーダ３１を用い
て、予備の列側メモリセルアレイＹ１１、又は、行側メ
モリセルアレイＹ１２を選択して、不良メモリセルの代
りに、予備のメモリセルを選択することにより、全ビッ
ト良品ＬＳＩメモリを得ることができる。このような冗
長構成ＬＳＩメモリでは、予備のメモリセルは通常のメ
モリセルと同じ面積のメモリセルが用いられる。他方、
予備のＸ、Ｙデコーダには、プログラム可能な素子を用
いて、不良メモリセルと同じＸ又はＹアドレスで選択さ
れるようにデコーダ回路が構成される。プログラム素子
を用いた予備デコーダの一例を第４図に示す。第４図の
予備デコーダはＮＯＲ回路による予備デコーダの例であ
る。ＮＯＲ回路の入力トランジスタには、全アドレス人
力信号Ａｘ、　Ａｘが印加され、このままでは選択され
ない。予備デコーダをプログラムするには、ＮＯＲ回路
の入力トランジスタのドレイン電極と直列に入っている
ヒユーズをレーザービームで切断するか、電気的に溶断
する等の方法により行う。

（発明が解決しようとする課題） しかし、上述した従来の冗長構成ＬＳＩメモリでは、予
備のＸ、Ｙデコーダのプログラムに、レーザビームや電
気的に溶断可能なヒユーズを用いる。

更に、これらのデコーダ回路は予備のメモリセルのレイ
アウトピッチに配置する必要がある。ところが、ＬＳＩ
メモリが１６Ｍから６４Ｍビットに大容量化されるに従
って、用いる最小加工寸法は０．５ｐｍから０．３ｐｍ
へ縮小され、メモリセルのレイアウトピッチは２〜ｌｐ
ｍに減少しようとしている。

ところが、第４図に示す予備のデコーダに用いるヒユー
ズの面積はレーザビームを用いる場合にはビームのスポ
ットサイズを確保するために、１０１２ｍ角程度の太さ
さが必要である。電気的溶断方式を用いる場合にも、材
料の溶断領域を十分に確保するために、数ｐｍ以上のレ
イアウトピッチが必要となる。このため予備のメモリセ
ルアレイＹｌｌ、　Ｙ１２を最小加工寸法の設計ルール
を用いて高集積化したとしても、予備のデコーダ回路の
方はヒユーズのために高密度に配置できず、大きな面積
を占めることになる。このためメモリセルの微細化の進
展とともに、冗長構成ＬＳＩメモリは予備のデコーダに
大きな占有面積を取られ、チップサイズが増大する欠点
があった。あるいは、予備のメモリセルアレイは面積が
小さいのに予備のデコーダだけが面積が大きくなってア
ンバランスとなり、チップ面積が有効に利用できないと
いう欠点があった。

本発明の目的はこうした欠点を改善し、冗長構成ＬＳＩ
メモリにおいて、予備のメモリセルアレイ選択用に用い
るアドレスプログラム用ヒユーズが大きな面積を占める
にもかかわらず、予備のメモリセルアレイ用デコーダの
面積だけが増大するのを防止し、チップ面積が有効に利
用されるＬＳＩメモリを提供することにある。

（課題を解決するための手段） 本発明の冗長構成ＬＳＩメモリは、マトリックス状に配
置されたメモリセルアレイを有するメモリセルアレイブ
ロックを複数個マトリックス状に配置し、前記メモリセ
ルアレイ中のメモリセルを選択するＸデコーダ及びＹデ
コーダと、前記メモリセルアレイブロックを選択するブ
ロックデコーダと、複数の予備メモリセルアレイブロッ
クと、この予備メモリセルアレイブロックを選択する予
備ブロックデコーダを有することを特徴とする冗長構成
ＬＳＩメモリである。

（作用） 本発明の冗長構成ＬＳＩメモリは、不良メモリセルを救
済するための予備のメモリセルを予備のメモリセルアレ
イブロックとして複数ブロック保有する。このため、予
備のメモリセルアレイブロックを選択する予備のブロッ
クデコーダをプログラムするためのヒユーズとして、従
来と同様に、大きなサイズのヒユーズを用いたとしても
、予備のメモリセルアレイブロックの面積が大きいため
に、予備のブロックデコーダのレイアウトピッチを予備
のメモリセルアレイブロックのレイアウト内に収めるこ
とができ、冗長構成ＬＳＩメモリの面積を効率良く使用
することができる。また、不良メモリセルがメモリセル
アレイブロク内に集団で発生した場合には、メモリセル
アレイブロック単位で不良ブロックを予備のブロックで
置き換えることができるため、不良メモリセルの救済が
簡単に行える利点がある。

（実施例） 以下、本発明の実施例について図面を参照して説明する
。

（第１の実施例） 第１図は本発明の第１の実施例を示す冗長構成ＬＳＩメ
モリのブロック図である。該ＬＳＩメモリはメモリセル
アレイ１１と、該メモリセルアレイ用Ｘデコーダ２１及
びＹデコーダ３１から成るメモリセルアレイブロックＢ
ｌｌ及び、同じ構成から成るメモリセルアレイブロック
Ｂ２１．・・・、ＢＭＩ、・・・、ＢＩＪ、・・・、　
ＢＩＮ、・・・、ＢＭＮをマトリクス状に配置し、これ
らのメモリセルアレイブロックを選択するブロックデコ
ーダとしてＸブロックデコーダ２２及びＹブロックデコ
ーダ３２、予備のメモリセルアレイブロックＹＢＩＩ、
・・・、ＹＢＩＪ、・・・ＹＢＩＮ予備のＸブロックデ
コーダＹ２２がら成る。

メモリセルアレイ１１は例えば５１２Ｘ５１２ビツトの
マトリックス状に配置されたメモリセルアレイである。

予備のメモリセルアレイブロックを使用しない場合には
、ブロックデコーダアドレスがＸブロックデコーダ２２
及びＹブロックデコーダ３２に与えられて１つのメモリ
セルアレイブロックが選択され、更に、メモリセルアレ
イの中のメモリセルを選択するために、Ｘアドレス及び
Ｙアドレスが選択されたメモリセルアレイ中のＸデコー
ダ及びＹデコーダに与えられて、メモリセルのデータの
読み出し又は書き込み動作が行われる。

しかし、メモリセルアレイブロックＢｌｌ〜ＢＭＮ中の
いくつかのブロックが不良メモリセルを有する場合には
、該メモリセルアレイブロックを不良メモリセルアレイ
ブロックとして、予備のメモリセルアレイブロックを代
りに選択する。例えば、メモリセルアレイブロックＢＩ
Ｊが不良の場合には、予備のメモリセルアレイブロック
ＹＢＩＪが代りに選択される。この場合、ブロックＹＢ
ＩＪの選択はまず、メモリセルアレイブロックＢＩＪの
ブロック選択線を切断し、予備のＸブロックデコーダＹ
２２を用いて、第４図の従来例と類似のプログラム用ヒ
ユーズをレーザビーム又は電気的に溶断して、ブロック
ＢＩＪを選択するブロックデコーダアドレスによって予
備のメモリセルアレイブロックＹＢＩＪが選択されるよ
うにする。

本実施においては、メモリセルアレイブロックのメモリ
容量が２５６にビットであるため、ブロックの面積はか
なり大きなものになる。例えば、最小加工寸法０．５￥
１ｍのプロセスを用いる場合には約４００μｍＸ４００
ｐｍの面積を必要とする。このためブロックデコーダの
レイアウトピッチとして１１００ｐレベルでも許容され
るため、予備のブロックデコーダをプログラムするため
のヒユーズとして、従来と同様の大きな面積のヒユーズ
を用いることができ、予備のブロックデコーダの面積の
増大による無駄なチップ面積の使用を防止することがで
きる。

なお、本実施例では、予備のメモリセルアレイブロック
として列方向の１連のブロックを示したが、これは、複
数列のセルアレイブロックであっても良いし、行方向の
複数行の予備のメモリセルアレイブロックを配置しても
良い。この場合には、予備のＹブロックデコーダが追加
される。また、メモリセルアレイブロックのメモリ容量
も２５６にビット以外の任意のビット容量が可能である
。

（第２の実施例） 第２図は本発明の第２の実施例を示す冗長構成ＬＳＩメ
モリのブロック図である。該ＬＳＩメモリは例えば、５
１２Ｘ５１２ビツトのメモリセルがら成るメモリセルア
レイブロックＢｌｌ、　Ｂ２１．・・・、　ＢＭＩ、・
・・、　ＢＩＪ、・・・ＢＩＮ、・・・、ＢＭＮをマト
リックス状に配置し、これらのメモリセルアレイブロッ
クを選択するブロックデコーダとしてＸブロックデコー
ダ２２及びＹブロックデコーダ３２、メモリセルアレイ
ブロック内のメモリセルを選択するＸデコーダ２１及び
Ｙデコーダ３１、及び、予備のメモリセルアレイブロッ
クＹＢＩＩ。

・・・、　ＹＢＩＪ、・・・、　ＹＢＩＮ、予備のＸブ
ロックデコーダＹ２２、予備のＸデコーダＹ２１から構
成される。本実施例のＬＳＩメモリは、第１図の実施例
のように、メモリセルアレイブロックの中にＸデコーダ
及びＹデコーダを持たず、Ｘデコーダ及びＹデコーダは
全メモリセルアレイブロックに共通の１つのＸデコーダ
２１及びＹデコーダ３１を有する。更に、Ｘブロックデ
コーダ２２及びＹブロックデコーダ３２も、Ｘデコーダ
２１とＹデコーダ３１と同じ場所に重ねて配置される。

本ＬＳＩメモリの予備のメモリセルアレイブロックを用
いない場合、及び、予備メモリセルアレイブロックを用
いる場合のメモリセルのデータの読み出し及び書き込み
は、第１の実施例とまったく同様である。本実施例にお
いても、メモリセルアレイブロックのメモリ容量が２５
６にビットと大きいために、セルアレイブロックの面積
はかなり大きなものになるため、予備のブロックデコー
ダをプログラムするためのヒユーズとして、従来と同様
の大きな面ＩＪｔのヒユーズを用いることができ、冗長
構成ＬＳＩメモリの面積を効率良く使用することができ
る。

（発明の効果） 以上、詳細に説明した様に、本発明の冗長構成ＬＳＩメ
モリは、予備のメモリセルアレイブロックを選択する予
備のブロックデコーダをプログラムするためのヒユーズ
として、従来と同様の大きな面積のヒユーズを用いたと
しても、予備のメモリセルアレイブロックの面積が大き
いために、予備のブロックデコーダのレイアウトピッチ
を予備のメモリセルアレイブロックのレイアウトピッチ
内に収めることができ、冗長構成ＬＳＩメモリの面積を
効率良く使用することができると利点、効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のＬＳＩメモリのブロッ
ク図、第２図は第２の実施例のＬＳＩメモリのブロック
図、第３図は従来の冗長構成ＬＳＩメモリの代表的なブ
ロック図、第４図はアドレスをプログラムするヒユーズ
を用いた予備デコーダの一例を示す回路図。 １１・・・メモリセルアレイ、ＢＩＪ・・・メモリセル
アレイブロック、ＹＢＩＪ・・・予備のメモリセルアレ
イブロック、２１・・・Ｘデコーダ、３１・・・Ｙデコ
ーダ、２２・・・Ｘブロックデコーダ、３２・・・Ｙブ
ロックデコーダ、Ｙ２１・・・予備のＸデコーダ、Ｙ２
２・・・予備のＸブロックデコーダ。

Claims (1)

【特許請求の範囲】
1. マトリックス状に配置されたメモリセルアレイを有する
   メモリセルアレイブロックを複数個マトリックス状に配
   置し、前記メモリセルアレイ中のメモリセルを選択する
   Ｘデコーダ及びＹデコーダと、前記メモリセルアレイブ
   ロックを選択するブロックデコーダと、複数の予備メモ
   リセルアレイブロックと、この予備メモリセルアレイブ
   ロックを選択する予備ブロックデコーダを有することを
   特徴とする冗長構成ＬＳＩメモリ。