JPH0221500A - 欠陥救済用の冗長回路を有する半導体メモリ - Google Patents
欠陥救済用の冗長回路を有する半導体メモリInfo
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- JPH0221500A JPH0221500A JP63168708A JP16870888A JPH0221500A JP H0221500 A JPH0221500 A JP H0221500A JP 63168708 A JP63168708 A JP 63168708A JP 16870888 A JP16870888 A JP 16870888A JP H0221500 A JPH0221500 A JP H0221500A
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- memory array
- redundant
- memory
- array block
- sense amplifier
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばスタテック型のランダムアクセスメモ
リ装置のごとき半導体メモリ装置に関し、特にメモリ装
置内のメモリセルの欠陥救済のための冗長用予備メモリ
ブロックの冗長メモリセルからデータを高速に読み出す
のに好適な回路方式に関する。
リ装置のごとき半導体メモリ装置に関し、特にメモリ装
置内のメモリセルの欠陥救済のための冗長用予備メモリ
ブロックの冗長メモリセルからデータを高速に読み出す
のに好適な回路方式に関する。
欠陥ビット救済のための冗長回路方式は、例えば特開昭
５８−１６４０９６号公報および特開昭６２−４６４９
７号公報に開示されている。
５８−１６４０９６号公報および特開昭６２−４６４９
７号公報に開示されている。
１トランジスタ形のメモリセルのダイナミック形のラン
ダムアクセスメモリ装置の欠陥救済技術を開示した特開
昭５８−１６４０９６号公報の第２図には、アドレス信
号によって一方のメモリブロック中のＡマットの欠陥メ
モリセルを活性化すると同時に、他方のメモリブロック
中のＡマットの冗長用の予備メモリセルを活性化し、こ
の他方のメモリブロック中のセンスアンプのみがビット
、Ｗ電圧差を検出し、増幅することが開示されている。
ダムアクセスメモリ装置の欠陥救済技術を開示した特開
昭５８−１６４０９６号公報の第２図には、アドレス信
号によって一方のメモリブロック中のＡマットの欠陥メ
モリセルを活性化すると同時に、他方のメモリブロック
中のＡマットの冗長用の予備メモリセルを活性化し、こ
の他方のメモリブロック中のセンスアンプのみがビット
、Ｗ電圧差を検出し、増幅することが開示されている。
しかしながら、かかる公報の第２図にはメモリブロック
中のセンスアンプの選択的活性化による欠陥救済を開示
するにとどまり、メモリブロック外部へメモリセルの情
報を読み出すに際しての高速な欠陥救済用冗長回路に関
しては開示がされていない。
中のセンスアンプの選択的活性化による欠陥救済を開示
するにとどまり、メモリブロック外部へメモリセルの情
報を読み出すに際しての高速な欠陥救済用冗長回路に関
しては開示がされていない。
同様に、ダイナミック形のランダムアクセスメモリ装置
の欠陥救済技術を開示した特開昭６２−４６４９７号公
報には、一方のメモリブロック中に通常のメモリアレー
とこの通常のメモリアレーを救済するための予備メモリ
アレーとを配置するとともに、他方のメモリブロック中
に通常のメモリアレーと同様な予備メモリアレーとを配
置し、通常メモリアレー中の不良メモリセルがアドレス
される場合は通常メモリアレーをアクセスするためのア
ドレスデコーダの動作を禁止する一方、通常のメモリア
レーを救済するための予備メモリアレーをアクセスして
、この予備メモリアレーからの情報をメモリブロックの
外部に読み出すことが開示されている。
の欠陥救済技術を開示した特開昭６２−４６４９７号公
報には、一方のメモリブロック中に通常のメモリアレー
とこの通常のメモリアレーを救済するための予備メモリ
アレーとを配置するとともに、他方のメモリブロック中
に通常のメモリアレーと同様な予備メモリアレーとを配
置し、通常メモリアレー中の不良メモリセルがアドレス
される場合は通常メモリアレーをアクセスするためのア
ドレスデコーダの動作を禁止する一方、通常のメモリア
レーを救済するための予備メモリアレーをアクセスして
、この予備メモリアレーからの情報をメモリブロックの
外部に読み出すことが開示されている。
しかしながら、特開昭６２−４６４９７号公報に開示さ
れた欠陥救済技術においては、メモリ装置の外部からア
ドレス信号が供給された後、このアドレス信号が通常メ
モリアレー中の不良メモリセルがアドレスに一致するこ
とを検出し、この一致検出に基づいて通常メモリアレー
をアクセスするためのアドレスデコーダの動作を禁止し
た後、予備メモリアレーをアクセスして、この予備メモ
リアレーからの情報をメモリブロックの外部に読み出す
ので、欠陥救済用の予備メモリよりの情報読出しに関す
るアクセス時間が遅いと言う問題点が本願発明者等の検
討により明らかとされた。
れた欠陥救済技術においては、メモリ装置の外部からア
ドレス信号が供給された後、このアドレス信号が通常メ
モリアレー中の不良メモリセルがアドレスに一致するこ
とを検出し、この一致検出に基づいて通常メモリアレー
をアクセスするためのアドレスデコーダの動作を禁止し
た後、予備メモリアレーをアクセスして、この予備メモ
リアレーからの情報をメモリブロックの外部に読み出す
ので、欠陥救済用の予備メモリよりの情報読出しに関す
るアクセス時間が遅いと言う問題点が本願発明者等の検
討により明らかとされた。
本発明は上述のごとき本願発明者等の検討結果を基にし
てなされたものであり、その目的とするところは欠陥救
済用の冗長予備メモリよりの情報読出しに関するアクセ
ス時間の遅れの少ないメモリ装置を提供することにある
。
てなされたものであり、その目的とするところは欠陥救
済用の冗長予備メモリよりの情報読出しに関するアクセ
ス時間の遅れの少ないメモリ装置を提供することにある
。
上記目的は１本発明を下記のように構成することによっ
て達成される。
て達成される。
すなわち、本発明のメモリ装置は、
（１）複数のメモリセルを含む第１のメモリアレー（Ｍ
ｌ）と、複数の冗長メモリセルを含む第１の冗長メモリ
アレー（ＭＲＩ）とを有する第１のメモリアレーブロッ
ク（１）と、 （２）複数のメモリセルを含む第２のメモリアレー（Ｍ
２）と、複数の冗長メモリセルを含む第２の冗長メモリ
アレー（ＭＲ２）とを有する第２のメモリアレーブロッ
ク（２）と。
ｌ）と、複数の冗長メモリセルを含む第１の冗長メモリ
アレー（ＭＲＩ）とを有する第１のメモリアレーブロッ
ク（１）と、 （２）複数のメモリセルを含む第２のメモリアレー（Ｍ
２）と、複数の冗長メモリセルを含む第２の冗長メモリ
アレー（ＭＲ２）とを有する第２のメモリアレーブロッ
ク（２）と。
（３）上記第１のメモリアレーブロック（１）の上記第
１のメモリアレー（Ｍｌ）の第１のワード線（Ｗｌ）を
選択する第１のワードドライバ手段（Ｗ［）Ｌ） と、 （４）上記第２のメモリアレーブロック（２）の上記第
２のメモリアレー（Ｍ２）の第２のワード線（Ｗ２）を
選択する第２のワードドライバ手段（ＷＤ２）と、 （５）上記第１のメモリアレーブロック（１）の上記第
１の冗長メモリアレー（ＭＲＩ）の第１の冗長ワードＭ
（ｗＲｔ）を選択する第１の冗長ワードドライバ手段（
ＷＤＲＩ）と、 （６）上記第２のメモリアレーブロック（２）の上記第
２の冗長メモリアレー（ＭＲ２）の第２の冗長ワード線
（ＷＲ２）を選択する第２の冗長ワードドライバ手段（
ＷＤＲ２）と。
１のメモリアレー（Ｍｌ）の第１のワード線（Ｗｌ）を
選択する第１のワードドライバ手段（Ｗ［）Ｌ） と、 （４）上記第２のメモリアレーブロック（２）の上記第
２のメモリアレー（Ｍ２）の第２のワード線（Ｗ２）を
選択する第２のワードドライバ手段（ＷＤ２）と、 （５）上記第１のメモリアレーブロック（１）の上記第
１の冗長メモリアレー（ＭＲＩ）の第１の冗長ワードＭ
（ｗＲｔ）を選択する第１の冗長ワードドライバ手段（
ＷＤＲＩ）と、 （６）上記第２のメモリアレーブロック（２）の上記第
２の冗長メモリアレー（ＭＲ２）の第２の冗長ワード線
（ＷＲ２）を選択する第２の冗長ワードドライバ手段（
ＷＤＲ２）と。
（７）上記第１のメモリアレーブロック（１）より読み
出した情報をセンスするための第１のセンスアンプ（Ｓ
ＡＩ）と、 （＆）上記第２のメモリアレーブロック（２）より読み
出した情報をセンスするための第２のセンスアンプ（Ｓ
Ａ ２）と、 （９）上記第１のセンスアンプ（ＳＡＩ）の出力と上記
第２のセンスアンプ（ＳＡ２）の出力とに接続されたデ
ータバス（Ｄ、Ｄ）と、 （１０）上記第１のメモリアレーブロック（１）と上記
の第１のセンスアンプ（ＳＡＩ）の入力との間に接続さ
れた第１のデータ線（Ｃ１）Ｌｌ。
出した情報をセンスするための第１のセンスアンプ（Ｓ
ＡＩ）と、 （＆）上記第２のメモリアレーブロック（２）より読み
出した情報をセンスするための第２のセンスアンプ（Ｓ
Ａ ２）と、 （９）上記第１のセンスアンプ（ＳＡＩ）の出力と上記
第２のセンスアンプ（ＳＡ２）の出力とに接続されたデ
ータバス（Ｄ、Ｄ）と、 （１０）上記第１のメモリアレーブロック（１）と上記
の第１のセンスアンプ（ＳＡＩ）の入力との間に接続さ
れた第１のデータ線（Ｃ１）Ｌｌ。
ＣＤＬＩ）と。
（１１）上記第２のメモリアレーブロック（２）と上記
の第２のセンスアンプ（Ｓ Ａ ２）の入力との間に接
続された第２のデータ線（ＣＤＬ２゜ＣＤＬ２）と、 （１２）上記第１のメモリアレーブロック（１）の上記
第１のメモリアレーブロック（Ｍｌ）と上記第１の冗長
メモリアレーブロック（ＭＨＩ）に共通に接続されてい
るビット線群のひとつのビット線の情報に上記第１のデ
ータ線（ＣＤＬＩ。
の第２のセンスアンプ（Ｓ Ａ ２）の入力との間に接
続された第２のデータ線（ＣＤＬ２゜ＣＤＬ２）と、 （１２）上記第１のメモリアレーブロック（１）の上記
第１のメモリアレーブロック（Ｍｌ）と上記第１の冗長
メモリアレーブロック（ＭＨＩ）に共通に接続されてい
るビット線群のひとつのビット線の情報に上記第１のデ
ータ線（ＣＤＬＩ。
ＣＤ Ｌ Ｌ ）に伝達するための第１のカラムスイッ
チ手段（ｙｓｗｉ）と、 （１３）上記第２のメモリアレーブロック（２）の上記
第２のメモリアレーブロック（Ｍ２）と上記第２の冗長
メモリアレーブロック（ＭＲ２）に共通に接続されてい
るビット線群のひとつのビット線の情報を上記第２のデ
ータ線（ＣＤ Ｌ ２ 。
チ手段（ｙｓｗｉ）と、 （１３）上記第２のメモリアレーブロック（２）の上記
第２のメモリアレーブロック（Ｍ２）と上記第２の冗長
メモリアレーブロック（ＭＲ２）に共通に接続されてい
るビット線群のひとつのビット線の情報を上記第２のデ
ータ線（ＣＤ Ｌ ２ 。
ＣＤＬ２）に伝達するための第２のカラムスイッチ手段
（ＹＳＷ２）と、 （１４）上記第１のカラムスイッチ手段（ＹＳＷｌ）の
情報伝達を制御する第１のカラムドライバ手段（ＹＤＣ
Ｉ）と。
（ＹＳＷ２）と、 （１４）上記第１のカラムスイッチ手段（ＹＳＷｌ）の
情報伝達を制御する第１のカラムドライバ手段（ＹＤＣ
Ｉ）と。
（１５）上記第２のカラムスイッチ手段（７”５Ｗ２）
の情報伝達を制御する第２のカラムドライバ手段（ＹＤ
Ｃ２）と、 （１６）上記第１のセンスアンプ（ＳＡＩ）のセンス動
作と、上記第２のセンスアンプ（ＳＡ２）のセンス動作
とを制御する制御部（３）とを具備する（第１図参照）
。
の情報伝達を制御する第２のカラムドライバ手段（ＹＤ
Ｃ２）と、 （１６）上記第１のセンスアンプ（ＳＡＩ）のセンス動
作と、上記第２のセンスアンプ（ＳＡ２）のセンス動作
とを制御する制御部（３）とを具備する（第１図参照）
。
上記第１のワードドライバ手段（ＷＤＩ）が上記第１の
メモリアレーブロック（１）の上記第１のメモリアレー
（Ｍｌ）の上記第１のワード線（Ｗｌ）を選択するに際
に同時に上記第２の冗長ワードドライバ手段（ＷＤＲ２
）によって上記第２のメモリアレーブロック（２）の上
記第２の冗長メモリアレー（ＭＲ２）の上記第２の冗長
ワード線（ＷＲ２）を選択せしめ、上記第１のカラムド
ライバ手段（ＹＤＣＩ）が上記第１のカラムスイッチ手
段（ＹＳＷＩ）の情報伝達動作を許可するに際し上記第
２のカラムドライバ手段（ＹＤＣ２）によって上記第２
のカラムスイッチ手段（ＹＳＷ２）の情報伝達動作を許
可せしめることによって、上記第１のメモリアレーブロ
ック（１）の上記第１のメモリアレー（Ｍｌ）からの欠
陥の可能性のある情報が上記第１のデータ線（Ｃ：ＤＬ
ｌ、ＣＤＬｌ）に伝達されるとともに上記第２のメモリ
アレーブロック（２）の上記第２の冗長メモリアレー（
ＭＲ２）からの情報が上記第２のデータ線（ＣＤＬ２．
ＣＤＬ２）に伝達されている。
メモリアレーブロック（１）の上記第１のメモリアレー
（Ｍｌ）の上記第１のワード線（Ｗｌ）を選択するに際
に同時に上記第２の冗長ワードドライバ手段（ＷＤＲ２
）によって上記第２のメモリアレーブロック（２）の上
記第２の冗長メモリアレー（ＭＲ２）の上記第２の冗長
ワード線（ＷＲ２）を選択せしめ、上記第１のカラムド
ライバ手段（ＹＤＣＩ）が上記第１のカラムスイッチ手
段（ＹＳＷＩ）の情報伝達動作を許可するに際し上記第
２のカラムドライバ手段（ＹＤＣ２）によって上記第２
のカラムスイッチ手段（ＹＳＷ２）の情報伝達動作を許
可せしめることによって、上記第１のメモリアレーブロ
ック（１）の上記第１のメモリアレー（Ｍｌ）からの欠
陥の可能性のある情報が上記第１のデータ線（Ｃ：ＤＬ
ｌ、ＣＤＬｌ）に伝達されるとともに上記第２のメモリ
アレーブロック（２）の上記第２の冗長メモリアレー（
ＭＲ２）からの情報が上記第２のデータ線（ＣＤＬ２．
ＣＤＬ２）に伝達されている。
欠陥救済時には上記制御部（３）は上記第１のセンスア
ンプ（ＳＡＩ）のセンス動作を禁止する一方、上記第２
のセンスアンプ（ＳＡ２）のセンス動作を許可すること
によって、上記第２のデータ線（ＣＤＬ２．ＣＤＬ２）
に伝達された上記第２のメモリアレーブロック（２）の
上記第２の冗長メモリアレー（ＭＲ２）からの上記情報
を上記第２のセンスアンプ（ＳＡ２）を介して上記デー
タバス（Ｄ、Ｄ）に読み出すことができる。
ンプ（ＳＡＩ）のセンス動作を禁止する一方、上記第２
のセンスアンプ（ＳＡ２）のセンス動作を許可すること
によって、上記第２のデータ線（ＣＤＬ２．ＣＤＬ２）
に伝達された上記第２のメモリアレーブロック（２）の
上記第２の冗長メモリアレー（ＭＲ２）からの上記情報
を上記第２のセンスアンプ（ＳＡ２）を介して上記デー
タバス（Ｄ、Ｄ）に読み出すことができる。
欠陥非救済時には上記制御部（３）は上記第１のセンス
アンプ（ＳＡＩ）のセンス動作を許可する一方、上記第
２のセンスアンプ（ＳＡ２）のセンス動作を禁止するこ
とによって、上記第１のデータ線（ＣＤＬＬ、ＣＤＬＬ
）に伝達された上記第１のメモリアレーブロック（１）
の上記第１のメモリアレー（Ｍｌ）からの上記読み出し
情報を上記第１のセンスアンプ（ＳＡＩ）を介して上記
データバス（Ｄ、Ｄ）に読み出すことができる。
アンプ（ＳＡＩ）のセンス動作を許可する一方、上記第
２のセンスアンプ（ＳＡ２）のセンス動作を禁止するこ
とによって、上記第１のデータ線（ＣＤＬＬ、ＣＤＬＬ
）に伝達された上記第１のメモリアレーブロック（１）
の上記第１のメモリアレー（Ｍｌ）からの上記読み出し
情報を上記第１のセンスアンプ（ＳＡＩ）を介して上記
データバス（Ｄ、Ｄ）に読み出すことができる。
以上のように、欠陥の非救済時もしくは救済時のいずれ
においても、上記第１のカラムスイッチ手段（ＹＳＷＩ
）、上記第２のカラムスイッチ手段（ＹＳＷ２）と上記
第１のデータ４９．（ＣＤＬＬ。
においても、上記第１のカラムスイッチ手段（ＹＳＷＩ
）、上記第２のカラムスイッチ手段（ＹＳＷ２）と上記
第１のデータ４９．（ＣＤＬＬ。
ＣＤＬＬ）、上記第２のデータ線（ＣＤＬ２゜ＣＤＬ２
）とを介して上記第１のセンスアンプ（ＳＡＩ）の入力
と上記第２のセンスアンプ（ＳＡ２）の入力とに上記第
１のメモリアレーブロック（１）の上記第１のメモリア
レー（Ｍｌ）からの上記読み出し情報と上記第２のメモ
リアレーブロック（２）の上記第２の冗長メモリアレー
（ＭＲ２）からの上記冗長読み出し情報とがそれぞれ伝
達されている。
）とを介して上記第１のセンスアンプ（ＳＡＩ）の入力
と上記第２のセンスアンプ（ＳＡ２）の入力とに上記第
１のメモリアレーブロック（１）の上記第１のメモリア
レー（Ｍｌ）からの上記読み出し情報と上記第２のメモ
リアレーブロック（２）の上記第２の冗長メモリアレー
（ＭＲ２）からの上記冗長読み出し情報とがそれぞれ伝
達されている。
従って、上記第１のデータ線（ＣＤＬＬ。
ＣＤ Ｌ １． ）と上記第２のデータｌｉ （ＣＤＬ
２゜ＣＤＬ２）とがそれぞれ比較的大きな浮遊容量を有
していたとしても、欠陥の非救済もしくは救済時の上記
第１のセンスアンプ（ＳＡＩ）と上記第２のセンスアン
プ（ＳＡ２）の切り換え完了時までにはこれらの浮遊容
量は上記読み出し情報と上記冗長読み出し情報とによっ
て充電もしくは放電がほとんど終了しているため、欠陥
の非救済および救済時の上記データバス（Ｄ、Ｄ）への
上記読み出し情報および上記冗長読み出し情報の読み出
しに関するアクセス時間を短縮することができる（第１
図参照）。
２゜ＣＤＬ２）とがそれぞれ比較的大きな浮遊容量を有
していたとしても、欠陥の非救済もしくは救済時の上記
第１のセンスアンプ（ＳＡＩ）と上記第２のセンスアン
プ（ＳＡ２）の切り換え完了時までにはこれらの浮遊容
量は上記読み出し情報と上記冗長読み出し情報とによっ
て充電もしくは放電がほとんど終了しているため、欠陥
の非救済および救済時の上記データバス（Ｄ、Ｄ）への
上記読み出し情報および上記冗長読み出し情報の読み出
しに関するアクセス時間を短縮することができる（第１
図参照）。
本発明と異なり、欠陥の非救済、救済によって上記第１
のカラムスイッチ手段（ＹＳＷＩ）と上記第２のカラム
スイッチ手段（ＹＳＷ２）との信号伝達を切り換える場
合は、上記第１のデータ線（ＣＤＬＬ、ＣＤＬＬ）と上
記第２のデータ線（ＣＤＬ２．ＣＤＬ２）の浮遊容量の
充電もしくは放電に時間を要するため、読み出しに関す
るアクセス時間に遅延を生じることとなる。
のカラムスイッチ手段（ＹＳＷＩ）と上記第２のカラム
スイッチ手段（ＹＳＷ２）との信号伝達を切り換える場
合は、上記第１のデータ線（ＣＤＬＬ、ＣＤＬＬ）と上
記第２のデータ線（ＣＤＬ２．ＣＤＬ２）の浮遊容量の
充電もしくは放電に時間を要するため、読み出しに関す
るアクセス時間に遅延を生じることとなる。
以下１本発明の一実施例によるスタテック型ランダムア
クセスメモリ（以下ＳＲＡＭと言う）装置のブロック図
を第１図により説明する。Ｍｌ。
クセスメモリ（以下ＳＲＡＭと言う）装置のブロック図
を第１図により説明する。Ｍｌ。
Ｍ２は分割されたメモリアレーでありそれぞれ複数のメ
モリセルを含み、ＭＷは分割されたメモリアレーＭｌ、
Ｍ２に共通なＸ系アドレスのためのメインワード線、Ｗ
ｌ、Ｗ２は各メモリアレーＭｌ、Ｍ２のワード線、ＷＤ
Ｉ、２はワードデコーダ・ドライバーである０ＭＨＩ、
ＭＲ２はそれぞれメモリアレーＭ１．Ｍ２の欠陥を救済
するための冗長メモリアレーでありそれぞれ複数の冗長
メモリセルを含み、第１図ではそれぞれ］本の冗長ワー
ド線ＷＲＩ、ＷＲ２を含む。尚、ＭＷＲは冗長メインワ
ード線、ＷＤＲＩ、２は冗長ワードデコーダ・ドライバ
ーである。
モリセルを含み、ＭＷは分割されたメモリアレーＭｌ、
Ｍ２に共通なＸ系アドレスのためのメインワード線、Ｗ
ｌ、Ｗ２は各メモリアレーＭｌ、Ｍ２のワード線、ＷＤ
Ｉ、２はワードデコーダ・ドライバーである０ＭＨＩ、
ＭＲ２はそれぞれメモリアレーＭ１．Ｍ２の欠陥を救済
するための冗長メモリアレーでありそれぞれ複数の冗長
メモリセルを含み、第１図ではそれぞれ］本の冗長ワー
ド線ＷＲＩ、ＷＲ２を含む。尚、ＭＷＲは冗長メインワ
ード線、ＷＤＲＩ、２は冗長ワードデコーダ・ドライバ
ーである。
ｙｌ、ｙ２はメモリアレーブロック選択のためのアドレ
ス信号線であり、ワードドライバＷＤＩ。
ス信号線であり、ワードドライバＷＤＩ。
２、冗長ワードドライバＷＤＲＩ、２．およびＹ（カラ
ム）デコーダ・ドライバＹＤＣＩ、２に入力される。Ｓ
Ｌ、Ｓ２はセンスアンプＳＡＩ。
ム）デコーダ・ドライバＹＤＣＩ、２に入力される。Ｓ
Ｌ、Ｓ２はセンスアンプＳＡＩ。
ＳＡ２および書込み回路ＷＴＩ、ＷＴ２を選択する信号
である。
である。
第１のメモリアレーブロック１の第１のメモリアレーＭ
１は複数のメモリセルを含み、そのひとつの−例がスタ
テック型フリップフロップ１１によって示されている。
１は複数のメモリセルを含み、そのひとつの−例がスタ
テック型フリップフロップ１１によって示されている。
ワードＭＷＤＩがハイレベルとなると、このスタテック
型メモリセル１１がら相補デジタル信号がビット線対Ｂ
ｌ、Ｂｌに読み出される。第１のメモリアレーブロック
１の第１の冗長メモリアレーＭＲＩも複数の冗長メモリ
セルを含み、そのひとつの−例がスタテック型フリップ
フロップ１２によって示されている。冗長ワード線ＷＲ
１がハイレベルとなると、このスタテック型冗長メモリ
セル１２から相補デジタル信号が上述のビット線対Ｂｌ
、Ｂｌに読み出される。
型メモリセル１１がら相補デジタル信号がビット線対Ｂ
ｌ、Ｂｌに読み出される。第１のメモリアレーブロック
１の第１の冗長メモリアレーＭＲＩも複数の冗長メモリ
セルを含み、そのひとつの−例がスタテック型フリップ
フロップ１２によって示されている。冗長ワード線ＷＲ
１がハイレベルとなると、このスタテック型冗長メモリ
セル１２から相補デジタル信号が上述のビット線対Ｂｌ
、Ｂｌに読み出される。
以上のように、ビット１ＩｉＢ１．Ｂｌはスタテック型
メモリセル１１とスタテック型冗長メモリセル１２とに
共通に接続されている。
メモリセル１１とスタテック型冗長メモリセル１２とに
共通に接続されている。
第２のメモリアレーブロック２の第２のメモリアレーＭ
２のスタテック型フリップフロップ２１および第２の冗
長メモリアレーＭＲ２のスタテック型冗長フリップフロ
ップ２２．ビット線対Ｂ２゜Ｂ２も上記と同様に構成さ
れている。
２のスタテック型フリップフロップ２１および第２の冗
長メモリアレーＭＲ２のスタテック型冗長フリップフロ
ップ２２．ビット線対Ｂ２゜Ｂ２も上記と同様に構成さ
れている。
第１図には図示されていないが、ビット線対Ｂ１．Ｂｌ
と同様の複数のビット線対が第１のメモリアレーブロッ
ク１中に配置され、ビット線対Ｂ２．Ｂ２と同様の複数
のビット線対が第２のメモリアレーブロック２に配置さ
れている。
と同様の複数のビット線対が第１のメモリアレーブロッ
ク１中に配置され、ビット線対Ｂ２．Ｂ２と同様の複数
のビット線対が第２のメモリアレーブロック２に配置さ
れている。
尚、カラムスイッチＹＳＷＩのＭＯ８ＦＨＴＱＩＩ、
Ｑ１２を介してビット線対Ｂｌ、Ｂｌの信号はコモンデ
ータ線対ＣＤＬＬ、ＣＤＬＬに伝達され、カラムスイッ
チＹＳＷ２のＭＯ３ＦＥＴＱ２１． Ｑ２２を介してビ
ット線対Ｂ２．Ｂ２の信号はコモンデータ線対ＣＤＬ２
゜ＣＤＬ２に伝達される。
Ｑ１２を介してビット線対Ｂｌ、Ｂｌの信号はコモンデ
ータ線対ＣＤＬＬ、ＣＤＬＬに伝達され、カラムスイッ
チＹＳＷ２のＭＯ３ＦＥＴＱ２１． Ｑ２２を介してビ
ット線対Ｂ２．Ｂ２の信号はコモンデータ線対ＣＤＬ２
゜ＣＤＬ２に伝達される。
尚、センスアンプ選択信号８１．Ｓ２は上述のメモリア
レーブロック選択信号ｙ１．ｙ２から第２図に従って制
御部３により作られる。第２図を実現する制御部３の一
回路例として第３図を示す。
レーブロック選択信号ｙ１．ｙ２から第２図に従って制
御部３により作られる。第２図を実現する制御部３の一
回路例として第３図を示す。
第３図において、ＡＲＥは救済検出信号であり冗長ワー
ドを使用するときハイレベルになり冗長ワードを使用し
ないときローレベルになる。ＡＲＥはＡＲＥの反転信号
である。冗長ワードを使用しないとき、ＡＲＥはローレ
ベルＡＲＥはハイレベルで、トランスファーゲートＴＲ
ＧＩが導通しＴ ＲＧ ２が非導通となるため、５ｔ＝
ｙｔ、５２＝ｙ２となる。一方、冗長ワードを使用する
とき。
ドを使用するときハイレベルになり冗長ワードを使用し
ないときローレベルになる。ＡＲＥはＡＲＥの反転信号
である。冗長ワードを使用しないとき、ＡＲＥはローレ
ベルＡＲＥはハイレベルで、トランスファーゲートＴＲ
ＧＩが導通しＴ ＲＧ ２が非導通となるため、５ｔ＝
ｙｔ、５２＝ｙ２となる。一方、冗長ワードを使用する
とき。
ＡＲＥはハイレベル、ＡＲＥはローレベルで、ＴＲＧＩ
が非導通ＴＲＧ２が導通となり、５Ｌ＝ｙ２，５２＝ｙ
ｌとなる。
が非導通ＴＲＧ２が導通となり、５Ｌ＝ｙ２，５２＝ｙ
ｌとなる。
救済検出信号ＡＲＥ、ＡＲＥは、例えば第４図および第
５図の回路構成で実現できる。第４図において、ＰＲＯ
は１つの欠陥救済プログラム回路で、救済されるべき欠
陥のアドレスｘｏ ｘｔに対応するプログラム素子であ
るヒユーズＦＳを断線してプログラムすることによりイ
ンバータＩＮＶＩの入力と出力とがそれぞれローレベル
とハイレベル。
５図の回路構成で実現できる。第４図において、ＰＲＯ
は１つの欠陥救済プログラム回路で、救済されるべき欠
陥のアドレスｘｏ ｘｔに対応するプログラム素子であ
るヒユーズＦＳを断線してプログラムすることによりイ
ンバータＩＮＶＩの入力と出力とがそれぞれローレベル
とハイレベル。
インバータＩＮＶ２の出力がハイレベルとなってトラン
スファーゲートＴＲ８を導通させ、所望のアドレス信号
π層７を出力する。ＰＢは複数のプログラム回路ＰＲＯ
を集めたブロックで、欠陥救済を行なうとき、ブロック
内の救済アドレスに対応するアドレス信号を出力するよ
うプログラムを行なう。このようにして最終的に救済さ
れるべき欠陥アドレスに対応する積信号ＸＲが得られる
。
スファーゲートＴＲ８を導通させ、所望のアドレス信号
π層７を出力する。ＰＢは複数のプログラム回路ＰＲＯ
を集めたブロックで、欠陥救済を行なうとき、ブロック
内の救済アドレスに対応するアドレス信号を出力するよ
うプログラムを行なう。このようにして最終的に救済さ
れるべき欠陥アドレスに対応する積信号ＸＲが得られる
。
次に、第５図のインバータＩＮＶ４の１出力と入力とか
ら、このＸＲより救済検出信号ＡＲＥおよびＡＲＥが得
られる。
ら、このＸＲより救済検出信号ＡＲＥおよびＡＲＥが得
られる。
次に、第１図により本発明の欠陥救済動作を説明する。
今、メインワード線ＭＷが選択されているときを考える
。冗長メインワード線ＭＷＲはＸ系のアドレス信号およ
びアドレス信号Ｙ１＋Ｙ１に依存せず選択される。今、
アドレス信号ｙｓが選択されｙ２が非選択とすると、ワ
ードドライバＷＤＩによりワードＪｌ！Ｗｌおよび冗長
ワードドライバＷＤＲ２により冗長ワード線ＷＲ２が選
択される。ここで、Ｙ（カラム）系アドレスのためのＹ
テコーダＹＤＣＩ、２には、ｙｌとｙ２の和信号が入力
されており、メモリアレーＭ１と冗長メモリアレーＭＨ
Ｉとに共通に接続されているビット線群のうち１対のビ
ット線がＹスイッチゲートＹＳＷＩにより選択され、同
時にメモリアレーＭ２と冗長メモリアレーＭＲ２とに共
通に接続されているビット線群のうち１対のビット数が
ＹスイッチゲートＹＳＷ２により選択されている。すな
わち、ワード線Ｗ１に関係する１ビツトのメモリセルの
読み出しデータがＹスイッチゲート’／ＳＷ １とコモ
ンデータ線ＣＤＬＬ、ＣＤＬＩとを介してセンスアンプ
ＳＡＩの人力に、また冗長のワード線ＷＲ２に関係する
１ビツトの冗長メモリセルの読み出しデータがＹスイッ
チゲートＹＳＷ２とコモンデータ線ＣＤＬ２．ＣＤＬ２
とを介してセンスアンプＳＡ２の人力に同時に伝達され
る。したがって、信号Ｓ１によりセンスアンプＳＡ１が
選択されればワード′ｍＷ１に関係するメモリセルのデ
ータが、（ｆｉ号Ｓ２によりセンスアンプＳＡ２が選択
されれば冗長ワード線ＷＲ２に関係する冗長メモリせル
のデータがデータバスＤ、Ｄに相補信号（すなわち差動
信号）の形式で出力される。したがって、救済を行なわ
ないときはワード線Ｗ１に関係するデータが出力され、
救済を行なったときは冗長ワードＭＷＲ２に関係するデ
ータが出力される。すなわち、ワード線Ｗ１に欠陥があ
るとき冗長ワード線ＷＲ２が救済ワードとして働く。
。冗長メインワード線ＭＷＲはＸ系のアドレス信号およ
びアドレス信号Ｙ１＋Ｙ１に依存せず選択される。今、
アドレス信号ｙｓが選択されｙ２が非選択とすると、ワ
ードドライバＷＤＩによりワードＪｌ！Ｗｌおよび冗長
ワードドライバＷＤＲ２により冗長ワード線ＷＲ２が選
択される。ここで、Ｙ（カラム）系アドレスのためのＹ
テコーダＹＤＣＩ、２には、ｙｌとｙ２の和信号が入力
されており、メモリアレーＭ１と冗長メモリアレーＭＨ
Ｉとに共通に接続されているビット線群のうち１対のビ
ット線がＹスイッチゲートＹＳＷＩにより選択され、同
時にメモリアレーＭ２と冗長メモリアレーＭＲ２とに共
通に接続されているビット線群のうち１対のビット数が
ＹスイッチゲートＹＳＷ２により選択されている。すな
わち、ワード線Ｗ１に関係する１ビツトのメモリセルの
読み出しデータがＹスイッチゲート’／ＳＷ １とコモ
ンデータ線ＣＤＬＬ、ＣＤＬＩとを介してセンスアンプ
ＳＡＩの人力に、また冗長のワード線ＷＲ２に関係する
１ビツトの冗長メモリセルの読み出しデータがＹスイッ
チゲートＹＳＷ２とコモンデータ線ＣＤＬ２．ＣＤＬ２
とを介してセンスアンプＳＡ２の人力に同時に伝達され
る。したがって、信号Ｓ１によりセンスアンプＳＡ１が
選択されればワード′ｍＷ１に関係するメモリセルのデ
ータが、（ｆｉ号Ｓ２によりセンスアンプＳＡ２が選択
されれば冗長ワード線ＷＲ２に関係する冗長メモリせル
のデータがデータバスＤ、Ｄに相補信号（すなわち差動
信号）の形式で出力される。したがって、救済を行なわ
ないときはワード線Ｗ１に関係するデータが出力され、
救済を行なったときは冗長ワードＭＷＲ２に関係するデ
ータが出力される。すなわち、ワード線Ｗ１に欠陥があ
るとき冗長ワード線ＷＲ２が救済ワードとして働く。
このとき、救済検出信号ＡＲＥ、ＡＲＥは第４図および
第５図において、トランスファーゲートＴＲ８，７？／
ド回路ＡＮＤ、インバータ回路ＩＮＶ３゜ＩＮＶ４の３
〜４段のゲート遅延および配線遅延をこうむるが、この
遅延時間は高々数ナノ秒であり、センスアンプＳＡＩ、
ＳＡ２にメモリセルよりの読み出しデータが到着するま
でに１選択信号Ｓ１あるいはＳ２のレベルが確定される
。したがって、冗長ワード使用時にもアクセス時間の遅
延は生ぜず、高速のメモリ読み出し動作を維持できる。
第５図において、トランスファーゲートＴＲ８，７？／
ド回路ＡＮＤ、インバータ回路ＩＮＶ３゜ＩＮＶ４の３
〜４段のゲート遅延および配線遅延をこうむるが、この
遅延時間は高々数ナノ秒であり、センスアンプＳＡＩ、
ＳＡ２にメモリセルよりの読み出しデータが到着するま
でに１選択信号Ｓ１あるいはＳ２のレベルが確定される
。したがって、冗長ワード使用時にもアクセス時間の遅
延は生ぜず、高速のメモリ読み出し動作を維持できる。
尚、このようにしてデータバスＤ、Ｄに読み出された相
補信号はメインアンプＭＡとデータ出力バッファ回路Ｄ
ＯＢとを介してＳＲＡＭの出力端子４に最終的に伝達さ
れる。
補信号はメインアンプＭＡとデータ出力バッファ回路Ｄ
ＯＢとを介してＳＲＡＭの出力端子４に最終的に伝達さ
れる。
一方、データ書込みについては、非救済時には選択信号
Ｓ１により書込み回路ＷＴＩが選択されワードＷ１のビ
ットに書込まれ、救済時には選択信号Ｓ２により書込み
回路ＷＴ２が選択され冗長ワードＷＲ２のビットに書き
込まれる。
Ｓ１により書込み回路ＷＴＩが選択されワードＷ１のビ
ットに書込まれ、救済時には選択信号Ｓ２により書込み
回路ＷＴ２が選択され冗長ワードＷＲ２のビットに書き
込まれる。
アドレス信号ｙ２が選択され、ｙｌが非選択の場合は、
上述と全く同様の動作原理により冗長ワード線ＷＲＩが
ワード線Ｗ２の救済ワード線として働き、アクセス遅延
のない救済回路が実現できる。
上述と全く同様の動作原理により冗長ワード線ＷＲＩが
ワード線Ｗ２の救済ワード線として働き、アクセス遅延
のない救済回路が実現できる。
第１図は冗長ワード線が一本、すなわち、メモリアレー
ブロック中での欠陥ワード線が一本のみ救済できるアク
セス遅延のない欠陥救済方式である。次に、第２の実施
例のＳＲＡＭとして、第６図により三本の欠陥ワード線
が救済できるアクセス遅延のない欠陥救済方式を説明す
る。
ブロック中での欠陥ワード線が一本のみ救済できるアク
セス遅延のない欠陥救済方式である。次に、第２の実施
例のＳＲＡＭとして、第６図により三本の欠陥ワード線
が救済できるアクセス遅延のない欠陥救済方式を説明す
る。
第６図のＳＲＡＭにおいて、ＭＩＯ，Ｍ２Ｏ。
Ｍ２Ｏ，Ｍ２Ｏは１分割されたメモリアレーブロック、
ＭＲＩＯ，ＭＲ２０，Ｍｌえ３０．Ｍｌ（４０は冗長メ
モリアレーブロックである。各冗長メモリアレーブロッ
クＭＲＩＯ，ＭＲ２０，ＭＲ３０゜ＭＲ４０には、３本
の冗長ワード線Ｗ Ｒ１ａ ＋ＷＲｔｂ、 ＷＲＩＣＩ
ＷＲｚａ＋ ＷＲｚｂ＋ Ｗｌ、＜ｚｒ：＝・が配置
されている。ＭＷＩ、ＭＷ２．ＭＷ３は各メモリアレー
ブロックＭＩＯ，Ｍ２０．Ｍ２Ｏ，Ｍ２Ｏに共通に走る
メインワード線であり、アドレス信号にしたがい唯−本
が常時選択される。ＭＷＲ１。
ＭＲＩＯ，ＭＲ２０，Ｍｌえ３０．Ｍｌ（４０は冗長メ
モリアレーブロックである。各冗長メモリアレーブロッ
クＭＲＩＯ，ＭＲ２０，ＭＲ３０゜ＭＲ４０には、３本
の冗長ワード線Ｗ Ｒ１ａ ＋ＷＲｔｂ、 ＷＲＩＣＩ
ＷＲｚａ＋ ＷＲｚｂ＋ Ｗｌ、＜ｚｒ：＝・が配置
されている。ＭＷＩ、ＭＷ２．ＭＷ３は各メモリアレー
ブロックＭＩＯ，Ｍ２０．Ｍ２Ｏ，Ｍ２Ｏに共通に走る
メインワード線であり、アドレス信号にしたがい唯−本
が常時選択される。ＭＷＲ１。
ＭＷＲ２，ＭＷＲ３は冗長メモリアレーブロックＭＲＬ
Ｏ，ＭＲ２０，ＭＲ３０，ＭＲ４０のためのメインワー
ド線で、救済されるワード線の数だけ常時選択される。
Ｏ，ＭＲ２０，ＭＲ３０，ＭＲ４０のためのメインワー
ド線で、救済されるワード線の数だけ常時選択される。
例えば、非救済ワード線が一本ならば、ＭＷＲＩだけが
、二本ならばＭＷＲＩとＭＷＲ２が、三本ならばＭＷＲ
Ｉ、ＭＷＲ２゜ＭＷＲ３がチップが選択となる間室時選
択される。
、二本ならばＭＷＲＩとＭＷＲ２が、三本ならばＭＷＲ
Ｉ、ＭＷＲ２゜ＭＷＲ３がチップが選択となる間室時選
択される。
Ｗｅａｒ Ｗｔｂ、 Ｗｔｃ （ｉ ＝ １ 、２．３
）はワード線。
）はワード線。
ＷＲ＋ａ、 ＷＲ＋ｂ、 ＷＲｓｃ （ｉ ＝ １ 、
２ 、３）は冗長ワード線を示す。これらワード線は、
ＡＮＤ回路より構成されるワードデコーダＷＤ、ＷＤＲ
により選択される。ＡＮＤ回路は、例えば第１図のＷＤ
Ｉ、２．ＷＤＲＩ、２で示されるＮＡＮＤＡＮＤ回路バ
ータの組合せで構成される。ワードデコーダはＮ ＯＲ
回路−段でも構成でき、この場合入力信号がすべてロウ
レベルのときワードが選択される。ｙ１＋ ｙ２＋ ｙ
３＋ ’１４はメモリアレーブロック選択のためのアド
レス信号線であり、ｙ１〜ｙ４のうち常に一信号線のみ
ハイレベルとなる。ＹＤＣはＹデコーダ、Ｙ Ｓ Ｗは
ピッ１ル線選択ゲート、ＷＴＩ〜ＷＴ４は書込み回路、
ＳＡＩ〜ＳＡ４はセンスアンプである。８１．Ｓ２゜Ｓ
３．Ｓ４はセンスアンプおよび書込み回路選択信号、Ｄ
、Ｄはデータバスである。
２ 、３）は冗長ワード線を示す。これらワード線は、
ＡＮＤ回路より構成されるワードデコーダＷＤ、ＷＤＲ
により選択される。ＡＮＤ回路は、例えば第１図のＷＤ
Ｉ、２．ＷＤＲＩ、２で示されるＮＡＮＤＡＮＤ回路バ
ータの組合せで構成される。ワードデコーダはＮ ＯＲ
回路−段でも構成でき、この場合入力信号がすべてロウ
レベルのときワードが選択される。ｙ１＋ ｙ２＋ ｙ
３＋ ’１４はメモリアレーブロック選択のためのアド
レス信号線であり、ｙ１〜ｙ４のうち常に一信号線のみ
ハイレベルとなる。ＹＤＣはＹデコーダ、Ｙ Ｓ Ｗは
ピッ１ル線選択ゲート、ＷＴＩ〜ＷＴ４は書込み回路、
ＳＡＩ〜ＳＡ４はセンスアンプである。８１．Ｓ２゜Ｓ
３．Ｓ４はセンスアンプおよび書込み回路選択信号、Ｄ
、Ｄはデータバスである。
信号８１〜Ｓ４はアドレス信号ｙ１〜ｙ４から第７図に
従って作られる。第７図の論理を実現する一回路例とし
て第８図を示す。第８図において、ＡＲＥＩ、ＡＲＥ２
．ＡＲＥ３は、それぞれ第一第二、第三の冗長ワード選
択信号であり、それぞれの冗長ワードが選択されるとき
ハイレベルとなり、選択されないときロウレベルになる
Ａ ＲＥ １゜ＡＲＥ２．ＡＲＥ３は、それぞれＡＲＥ
１ 、 ＡＲＥ２゜ＡＲＥ３の反転信号である。
従って作られる。第７図の論理を実現する一回路例とし
て第８図を示す。第８図において、ＡＲＥＩ、ＡＲＥ２
．ＡＲＥ３は、それぞれ第一第二、第三の冗長ワード選
択信号であり、それぞれの冗長ワードが選択されるとき
ハイレベルとなり、選択されないときロウレベルになる
Ａ ＲＥ １゜ＡＲＥ２．ＡＲＥ３は、それぞれＡＲＥ
１ 、 ＡＲＥ２゜ＡＲＥ３の反転信号である。
ＡＲＥは、ＡＲＥＩ、ＡＲＥ２．ＡＲＥ３の和信号であ
り、どれか−本の冗長ワードが選択されるとき、ハイレ
ベルになり、どの冗長ワードも選択されないときロウレ
ベルになる。
り、どれか−本の冗長ワードが選択されるとき、ハイレ
ベルになり、どの冗長ワードも選択されないときロウレ
ベルになる。
どの冗長ワードも選択されないときには、トランスファ
ーゲートＴＲＧＯのみが導通し、第一第二、第三の冗長
ワードが選択されるときは、それぞれトランスファーゲ
ートＴＲＧ １０． ＴＲＧ２０゜ＴＲＧ３０のみが導
通し、第７図の論理が実現される。
ーゲートＴＲＧＯのみが導通し、第一第二、第三の冗長
ワードが選択されるときは、それぞれトランスファーゲ
ートＴＲＧ １０． ＴＲＧ２０゜ＴＲＧ３０のみが導
通し、第７図の論理が実現される。
ＡＲＥ、ＡＲＥｉ、ＡＲＥｉ（ｉ＝１，２．３）は第９
図の回路により得られる。第９図において、ＸＲＩ、Ｘ
Ｒ２，ＸＲ３は、それぞれ第一、第二。
図の回路により得られる。第９図において、ＸＲＩ、Ｘ
Ｒ２，ＸＲ３は、それぞれ第一、第二。
第三の被救済ワーＦ線アドレスの積信号であり、例えば
第４図の回路を３つ用いることにより得られる。
第４図の回路を３つ用いることにより得られる。
次に、第６図により欠陥救済動作を説明する。
今、ワード線Ｗ １ａに欠陥があるとして、第一の冗長
ワード線で救済することを考える。
ワード線で救済することを考える。
ＭＷＲｌを常時選択として、Ｗ ｔ ａはＭＷＩとｙｌ
により選択されるが、このときＭＷＲＩとｙｌによりＷ
Ｒｚ ａが同時に選択される。第４図の回路により第
一の欠陥Ｗｓａのワードアドレスの積Ｘ Ｒ１をハイレ
ベルとし、さらに第９図の回路によりＡＲＥ、ＡＲＥＩ
がハイレベル、ＡＲＥ。
により選択されるが、このときＭＷＲＩとｙｌによりＷ
Ｒｚ ａが同時に選択される。第４図の回路により第
一の欠陥Ｗｓａのワードアドレスの積Ｘ Ｒ１をハイレ
ベルとし、さらに第９図の回路によりＡＲＥ、ＡＲＥＩ
がハイレベル、ＡＲＥ。
ＡＲＥｌがロウレベルとなる。このとき、ＡＲＥ２ 。
イレベルである。したがって、第８図の回路においてト
ランスファーゲートＴＲＧＩＯのみが導通し、５２＝ｙ
ｌとなる。すなわち、センスアンプＳＡ２および書き込
み回路ＷＴ２がＳＡＩ、ｌ／Ｔ１にかわって選択される
。ＹデコーダＹＤＣは、ｙ１〜ｙ４の和信号により、４
つのメモリアレーブロックを同時に選択するので、ＷＲ
ｚａはＷ １ａの救済ワードとして動作する。
ランスファーゲートＴＲＧＩＯのみが導通し、５２＝ｙ
ｌとなる。すなわち、センスアンプＳＡ２および書き込
み回路ＷＴ２がＳＡＩ、ｌ／Ｔ１にかわって選択される
。ＹデコーダＹＤＣは、ｙ１〜ｙ４の和信号により、４
つのメモリアレーブロックを同時に選択するので、ＷＲ
ｚａはＷ １ａの救済ワードとして動作する。
Ｗ １ａに加えてＷ １ ｂにも欠陥があれば、ＭＷＲ
ＩとＭＷＲ２を常時選択する。このとき、冗長ワードＷ
Ｒｚａに加えて、Ｗ Ｒｓ ｂもブロック選択信号ｙ１
により常時選択されることになる９次に、第２の欠陥ワ
ードＷ１１．のアドレスにより、第８図のＴ ＲＧ ２
０が導通し、５３＝ｙｌとなりＷＴ３゜ＳＡ３がＷＴＩ
、ＳＡＩのかわりに選択されることとなり、冗長ワード
Ｗ Ｒｓ ｂがＷ ｓ ｂの救済ワードとして働く。
ＩとＭＷＲ２を常時選択する。このとき、冗長ワードＷ
Ｒｚａに加えて、Ｗ Ｒｓ ｂもブロック選択信号ｙ１
により常時選択されることになる９次に、第２の欠陥ワ
ードＷ１１．のアドレスにより、第８図のＴ ＲＧ ２
０が導通し、５３＝ｙｌとなりＷＴ３゜ＳＡ３がＷＴＩ
、ＳＡＩのかわりに選択されることとなり、冗長ワード
Ｗ Ｒｓ ｂがＷ ｓ ｂの救済ワードとして働く。
さらにＷ Ｉ Ｃにも欠陥があれば、全く同様にしてＷ
Ｒａ ｃがＷｔｃの救済ワードとして働く。
Ｒａ ｃがＷｔｃの救済ワードとして働く。
他のメモリアレーブロックＭ２０．Ｍ３０゜Ｍ２Ｏに欠
陥ワードがあった場合にも同様の手順で冗長ワードが割
当てられる。また、３本の欠陥ワードが異なるメモリア
レーブロックに存在する場合も全く同様に作動すること
は、上述の手順を追うことにより容易に確めることがで
きる。
陥ワードがあった場合にも同様の手順で冗長ワードが割
当てられる。また、３本の欠陥ワードが異なるメモリア
レーブロックに存在する場合も全く同様に作動すること
は、上述の手順を追うことにより容易に確めることがで
きる。
これらの欠陥救済を行なう際、アドレス切換えに伴なう
遅延時間は数ナノ秒以下であり、センスアンプによりア
ドレス切換えを行なう本発明の欠陥救済方式によれば、
アクセス遅延を生じない欠陥救済が実現できる。
遅延時間は数ナノ秒以下であり、センスアンプによりア
ドレス切換えを行なう本発明の欠陥救済方式によれば、
アクセス遅延を生じない欠陥救済が実現できる。
本発明によれば、欠陥救済のために行なうアドレス切換
えに伴なう遅延時間が影響しない、メモリ読み出しが行
なえる。すなわち、アクセス時間遅れのない欠陥救済が
実現できる。
えに伴なう遅延時間が影響しない、メモリ読み出しが行
なえる。すなわち、アクセス時間遅れのない欠陥救済が
実現できる。
第１図は本発明の一実施例によるＳＲＡＭのブロック図
を示し、第２図は第１図のメモリアレーブロック選択信
号ｙ１＋ ｙ２とセンスアンプ選択信号Ｓ１．Ｓ２との
関係を示す図、第３図は第１図の制御部３の回路例を示
し、第４図および第５図は第３図の制御部３に用いられ
る救済検出信号ＡＲＥ、ＡＲＥを発生するための回路、
第６図は本発明の他の実施例のＳＲＡＭのブロック図を
示し、第７図は第６図のメモリアレーブロック選択信号
とセンスアンプ選択信号との論理関係を示す図、第８図
は第７図の論理関係を実現するための回路例を示し、第
９図は第８図の回路例で用いられる信号ＡＲＥＩ、ＡＲ
ＥＩ、ＡＲＥ２．ＡＲＥ２等を発生するための回路を示
す。 １・・・第１のメモリアレーブロック、２・・・第２の
メモリアレーブロック、Ｍｌ・・・第１のメモリアレー
ＭＲＩ・・・第１の冗長メモリアレー、Ｍ２・・・第２
のメモリアレー、ＸＲ２・・・第２の冗長メモリアレー
ＣＤＬＬ、ＣＤＬＬ・・・第１のデータ線、ＣＤＬ２゜
ＣＤ Ｌ ２・・・第２のデータ線、ＳＡＩ・・・第１
のセンスアンプ、ＳＡ２・・・第２のセンスアンプ、Ｄ
、Ｄ・・・データバス、ＭＡ・・・メインアンプ、ＤＯ
Ｂ・・・デ篤 図 夏 図 ｚ ｔ ｐ 十ヶオト′ｒＩＬヌＱ滓１うＳ ァ１に２１’クシス２シーケーＬ 第 図
を示し、第２図は第１図のメモリアレーブロック選択信
号ｙ１＋ ｙ２とセンスアンプ選択信号Ｓ１．Ｓ２との
関係を示す図、第３図は第１図の制御部３の回路例を示
し、第４図および第５図は第３図の制御部３に用いられ
る救済検出信号ＡＲＥ、ＡＲＥを発生するための回路、
第６図は本発明の他の実施例のＳＲＡＭのブロック図を
示し、第７図は第６図のメモリアレーブロック選択信号
とセンスアンプ選択信号との論理関係を示す図、第８図
は第７図の論理関係を実現するための回路例を示し、第
９図は第８図の回路例で用いられる信号ＡＲＥＩ、ＡＲ
ＥＩ、ＡＲＥ２．ＡＲＥ２等を発生するための回路を示
す。 １・・・第１のメモリアレーブロック、２・・・第２の
メモリアレーブロック、Ｍｌ・・・第１のメモリアレー
ＭＲＩ・・・第１の冗長メモリアレー、Ｍ２・・・第２
のメモリアレー、ＸＲ２・・・第２の冗長メモリアレー
ＣＤＬＬ、ＣＤＬＬ・・・第１のデータ線、ＣＤＬ２゜
ＣＤ Ｌ ２・・・第２のデータ線、ＳＡＩ・・・第１
のセンスアンプ、ＳＡ２・・・第２のセンスアンプ、Ｄ
、Ｄ・・・データバス、ＭＡ・・・メインアンプ、ＤＯ
Ｂ・・・デ篤 図 夏 図 ｚ ｔ ｐ 十ヶオト′ｒＩＬヌＱ滓１うＳ ァ１に２１’クシス２シーケーＬ 第 図
Claims (1)
- 【特許請求の範囲】 １、メモリ装置であつて、 （１）複数のメモリセルを含む第１のメモリアレーと、
複数の冗長メモリセルを含む第１の冗長メモリアレーと
を有する第１のメモリアレーブロックと、 （２）複数のメモリセルを含む第２のメモリアレーと、
複数の冗長メモリセルを含む第２の冗長メモリアレーと
を有する第２のメモリアレーブロックと、 （３）上記第１のメモリアレーブロックの上記第１のメ
モリアレーの第１のワード線を選択する第１のワードド
ライバ手段と、 （４）上記第２のメモリアレーブロックの上記第２のメ
モリアレーの第２のワード線を選択する第２のワードド
ライバ手段と、 （５）上記第１のメモリアレーブロックの上記第１の冗
長メモリアレーの第１の冗長ワード線を選択する第１の
冗長ワードドライバ手段と、（６）上記第２のメモリア
レーブロックの上記第２の冗長メモリアレーの第２の冗
長ワード線を選択する第２の冗長ワードドライバ手段と
、（７）上記第１のメモリアレーブロックより読み出し
た情報をセンスするための第１のセンスアンプと、 （８）上記第２のメモリアレーブロックより読み出した
情報をセンスするための第２のセンスアンプと、 （９）上記第１のセンスアンプの出力と上記第２のセン
スアンプの出力とに接続されたデータバスと、 （１０）上記第１のメモリアレーブロックと上記の第１
のセンスアンプの入力との間に接続された第１のデータ
線と、 （１１）上記第２のメモリアレーブロックと上記の第２
のセンスアンプの入力との間に接続された第２のデータ
線と、 （１２）上記第１のメモリアレーブロックの上記第１の
メモリアレーブロックと上記第１の冗長メモリアレーブ
ロックに共通に接続されているビット線群のひとつのビ
ット線の情報を上記第１のデータ線に伝達するための第
１のカラムスイッチ手段と、 （１３）上記第２のメモリアレーブロックの上記第２の
メモリアレーブロックと上記第２の冗長メモリアレーブ
ロックに共通に接続されているビット線群のひとつのビ
ット線の情報を上記第２のデータ線に伝達するための第
２のカラムスイッチ手段と、 （１４）上記第１のカラムスイッチ手段の情報伝達を制
御する第１のカラムドライバ手段と、 （１５）上記第２のカラムスイッチ手段の情報伝達を制
御する第２のカラムドライバ手段と、 （１６）上記第１のセンスアンプのセンス動作と、上記
第２のセンスアンプのセンス動作とを制御する制御部と
を具備してなり、 上記第１のワードドライバ手段が上記第１のメモリアレ
ーブロックの上記第１のメモリアレーの上記第１のワー
ド線を選択するに際に上記第２の冗長ワードドライバ手
段によつて上記第２のメモリアレーブロックの上記第２
の冗長メモリアレーの上記第２の冗長ワード線を選択せ
しめ、上記第１のカラムドライバ手段が上記第１のカラ
ムスイッチ手段の情報伝達動作を許可するに際し上記第
２のカラムドライバ手段によつて上記第２のカラムスイ
ッチ手段の情報伝達動作を許可せしめることによつて、
上記第１のメモリアレーブロックの上記第１のメモリア
レーからの情報を上記第１のデータ線に伝達するととも
に上記第２のメモリアレーブロックの上記第２の冗長メ
モリアレーからの情報を上記第２のデータ線に伝達せし
め、 欠陥救済時には上記制御部は上記第１のセンスアンプの
センス動作を禁止する一方、上記第２のセンスアンプの
センス動作を許可することによつて、上記第２のデータ
線に伝達された上記第２のメモリアレーブロックの上記
第２の冗長メモリアレーからの上記情報を上記第２のセ
ンスアンプを介して上記データバスに読み出し、欠陥非
救済時には上記制御部は上記第１のセンスアンプのセン
ス動作を許可する一方、上記第２のセンスアンプのセン
ス動作を禁止することによつて、上記第１のデータ線に
伝達された上記第１のメモリアレーブロックの上記第１
のメモリアレーからの上記情報を上記第１のセンスアン
プを介して上記データバスに読み出すことを特徴とする
メモリ装置。 ２、上記第１および第２のメモリブロックアレーの上記
第１および第２のメモリアレーの上記複数のメモリセル
および上記第１および第２のメモリブロックアレーの上
記第１および第２の冗長メモレーの上記複数の冗長メモ
リセルはスタテツク型フリップフロップにより構成され
ていることを特徴とする請求項１記載のメモリ装置。 ３、請求項１記載のメモリ装置であつて、 上記第１のワードドライバ手段はメインワード線の信号
と第１のメモリアレーブロック選択アドレス信号線の信
号によつて駆動され、 上記第２のワードドライバ手段は上記メインワード線の
信号と第２のメモリアレーブロック選択アドレス信号線
の信号によつて駆動され、上記第１の冗長ワードドライ
バ手段は冗長メインワード線の信号と上記第２のメモリ
アレーブロック選択アドレス信号線の信号によつて駆動
され、 上記第２の冗長ワードドライバ手段は冗長メインワード
線の信号と上記第１のメモリアレーブロック選択アドレ
ス信号線の信号によつて駆動されることを特徴とするメ
モリ。
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