JPH04199554A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04199554A JPH04199554A JP2325258A JP32525890A JPH04199554A JP H04199554 A JPH04199554 A JP H04199554A JP 2325258 A JP2325258 A JP 2325258A JP 32525890 A JP32525890 A JP 32525890A JP H04199554 A JPH04199554 A JP H04199554A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- shape
- outer lead
- semiconductor device
- sealing resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置に係り、特に高密度リード配置の
アウターリードの構造に関する。
アウターリードの構造に関する。
（従来の技術）
近年、アウターリードの先端を実装基板表面に形成され
た配線パターン上に接続する面実装技術が盛んになって
きており、リード形状は第３図に一例を示すようなガル
ウィング型（Ｌ字型）の他、ストレート型、１字型等が
あり、これらはいずれも１つの半導体装置内では全て同
様の形状をなすように構成され、半田付けによりプリン
ト基板の回路パターン上に直接接続されるようになって
いる。
た配線パターン上に接続する面実装技術が盛んになって
きており、リード形状は第３図に一例を示すようなガル
ウィング型（Ｌ字型）の他、ストレート型、１字型等が
あり、これらはいずれも１つの半導体装置内では全て同
様の形状をなすように構成され、半田付けによりプリン
ト基板の回路パターン上に直接接続されるようになって
いる。
しかしながら、半導体装置の高密度化および高集積化に
伴い、チップ面積が増大すると共にり一ドビン数が増加
するものの、パッケージは従来通りかもしくは小型化の
傾向にあり、狭ピッチとなるのを避けることはできず、
プリント基板への実装に際して、わずかな位置ずれに起
因する接続不良や半田付は不良が増大し、これが信頼性
低下の原因となっていた。
伴い、チップ面積が増大すると共にり一ドビン数が増加
するものの、パッケージは従来通りかもしくは小型化の
傾向にあり、狭ピッチとなるのを避けることはできず、
プリント基板への実装に際して、わずかな位置ずれに起
因する接続不良や半田付は不良が増大し、これが信頼性
低下の原因となっていた。
（発明が解決しようとする課題）
このように、従来の面実装用の半導体装置によれば、高
集積化に伴い、プリント基板への実装に際して、わずか
な位置すれに起因する接続不良や゛七田付は不良か増大
するという問題かあった。
集積化に伴い、プリント基板への実装に際して、わずか
な位置すれに起因する接続不良や゛七田付は不良か増大
するという問題かあった。
本発明は、前記実情に鑑みてなされたもので、リードピ
ッチの高密度化に際しても、実装が容品て信頼性の高い
半導体装置を提供することを目的とする。
ッチの高密度化に際しても、実装が容品て信頼性の高い
半導体装置を提供することを目的とする。
（課題を解決するための手段）
そこで本発明の半導体装置では、アウターリートを、封
止樹脂の外側領域でＬ字状に折り曲げられて実装面を形
成するものと、封止樹脂の外側領域て１字状に折り曲げ
られて実装面を形成するものとが交互に配置ｌｌされる
ようにしている。
止樹脂の外側領域でＬ字状に折り曲げられて実装面を形
成するものと、封止樹脂の外側領域て１字状に折り曲げ
られて実装面を形成するものとが交互に配置ｌｌされる
ようにしている。
（作用）
上記構成によれば、アウターリードか交互にＬ字状と１
字状に成形されており、実装位置は実装面上で千鳥状に
位置しているため、半田付はピッチは実質的に２倍とな
り、位置すれに対する許容度も大きくなり、半田付は不
良の低減、作業時間の短縮および品質の安定化をはかる
ことができる。
字状に成形されており、実装位置は実装面上で千鳥状に
位置しているため、半田付はピッチは実質的に２倍とな
り、位置すれに対する許容度も大きくなり、半田付は不
良の低減、作業時間の短縮および品質の安定化をはかる
ことができる。
（実施例）
以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。
に説明する。
第１図は本発明実施例の半導体装置］をプリント基板２
上に実装した状態を示す図である。
上に実装した状態を示す図である。
この半導体装置１は、アウターリード３か、封止樹脂４
の外側領域でＬ字状に折り曲げられて実装面を形成する
Ｌリード３ａと、封止樹脂の外側領域で１字状に折り曲
げられて実装面を形成するＪリード３ｂとが交互に配列
され、プリント基板２上で千鳥状に配列された各電極パ
ッド５上にそれぞれ半［■層６を介して面実装されてい
ることを特徴とするものである。
の外側領域でＬ字状に折り曲げられて実装面を形成する
Ｌリード３ａと、封止樹脂の外側領域で１字状に折り曲
げられて実装面を形成するＪリード３ｂとが交互に配列
され、プリント基板２上で千鳥状に配列された各電極パ
ッド５上にそれぞれ半［■層６を介して面実装されてい
ることを特徴とするものである。
パッケージ内部は、通常の半導体装置と同様、ダイパッ
ドのまわりにインナーリートが放射状に配列され、ダム
バーで連結されると共に、各インナーリードにアウター
リート３ａ、３ｂが連設されている。
ドのまわりにインナーリートが放射状に配列され、ダム
バーで連結されると共に、各インナーリードにアウター
リート３ａ、３ｂが連設されている。
また、このアウターリードの裏面または表面には半田め
っき層かあらかじめ形成されており、プリント基板への
実装に際して、加熱を行うことにより直接早口］付げに
よる接続が可能となるように構成されている。
っき層かあらかじめ形成されており、プリント基板への
実装に際して、加熱を行うことにより直接早口］付げに
よる接続が可能となるように構成されている。
この半導体装置の製造は次のようにして行われる。
まず、通常の方法で、ダイパッド１］、インナーリード
１２、アウタリード３、ダムバー１４等を備えたリード
フレームの形状加工を行った後、アウターリードへのめ
っき工程を経、さらに必要に応じてインナーリードおよ
びアウターリード固定用のポリイミドテープＴを貼着し
、第２図（ａ）に示すようにリードフレームを形成する
。
１２、アウタリード３、ダムバー１４等を備えたリード
フレームの形状加工を行った後、アウターリードへのめ
っき工程を経、さらに必要に応じてインナーリードおよ
びアウターリード固定用のポリイミドテープＴを貼着し
、第２図（ａ）に示すようにリードフレームを形成する
。
このようにして形成されたリードフレームは、第２図（
ｂ）に内部断面図を示すように、ダイパッド１１上に半
導体チップ１７を接続し、ワイヤボンディング工程を経
て樹脂封止を行う。
ｂ）に内部断面図を示すように、ダイパッド１１上に半
導体チップ１７を接続し、ワイヤボンディング工程を経
て樹脂封止を行う。
そして、サイドパー１５．１６およびダムバー１４を切
除し、面実装用にアウターリード３を交互にＬ字状およ
び１字状に折り曲げ、第２図（Ｃ）に示すように実装用
基板］の配線パターンの電極パッド５上に位置決めを行
い、実装用基板側を加熱することにより固着される。
除し、面実装用にアウターリード３を交互にＬ字状およ
び１字状に折り曲げ、第２図（Ｃ）に示すように実装用
基板］の配線パターンの電極パッド５上に位置決めを行
い、実装用基板側を加熱することにより固着される。
このようにして、高密度にアウターリード３か形成され
た半導体装置も、極めて容易に信頼性よく実装すること
が可能である。
た半導体装置も、極めて容易に信頼性よく実装すること
が可能である。
ここでは、アウターリードの実装面側の裏面をポリイミ
ドテープＴで補強するようにしているが、このように補
強することにより、高密度で肉薄のアウターリートを用
いた場合にも、面実装か極めて容易に信頼性よく実現可
能である。
ドテープＴで補強するようにしているが、このように補
強することにより、高密度で肉薄のアウターリートを用
いた場合にも、面実装か極めて容易に信頼性よく実現可
能である。
なお、アウターリードへのポリイミドテープの貼着位置
については、前記実施例のように水平面に帯状に形成す
る他、垂直面に帯状に形成したり、封止樹脂から露呈す
る領域の表面全体に形成したり、適宜選択可能である。
については、前記実施例のように水平面に帯状に形成す
る他、垂直面に帯状に形成したり、封止樹脂から露呈す
る領域の表面全体に形成したり、適宜選択可能である。
また、前記実施例では、ポリイミドテープの貼着は、リ
ードフレームの製造工稈中に行うようにしているが、半
導体チップを実装し樹脂封止を行った後、タイバー、サ
イトバー等の切除に先立ち行うようにしても良いし、ま
たタイバー、サイドバー等の切除後に行うようにしても
よい。
ードフレームの製造工稈中に行うようにしているが、半
導体チップを実装し樹脂封止を行った後、タイバー、サ
イトバー等の切除に先立ち行うようにしても良いし、ま
たタイバー、サイドバー等の切除後に行うようにしても
よい。
さらにまた、アウターリードの配設密度として高い部分
と低い部分とがあるなど特別の場合には特定の部分にお
いてのみＬ字状と３字状とを交互に成形するようにして
もよい。
と低い部分とがあるなど特別の場合には特定の部分にお
いてのみＬ字状と３字状とを交互に成形するようにして
もよい。
以」−説明してきたように、本発明によれば、アウター
リードか交互にＬ字状と３字状に成形されており、実装
位置は実装面上で千鳥状に位置しているため、半田付は
ピッチは実質的に２倍となり、位置づれに対する許容度
も大きくなり、半田付は不良の低減、作業時間の短縮お
よび品質の安定化をはかることが可能となる。
リードか交互にＬ字状と３字状に成形されており、実装
位置は実装面上で千鳥状に位置しているため、半田付は
ピッチは実質的に２倍となり、位置づれに対する許容度
も大きくなり、半田付は不良の低減、作業時間の短縮お
よび品質の安定化をはかることが可能となる。
第１図は本発明実施例の半導体装置を示す図、第２図（
ａ）乃至第２図（Ｃ）は本発明実施例の半導体装Ｗを用
いたデバイスの形成工程を示す図、第３図は従来例の半
導体装置の一例を示す図である。 １・・・半導体装置、 ２・・プリント基板、３・
・・アウターリード、３ａ・・・しり一ド、３ｂ・・・
Ｊリード、 ４・封止樹脂、５・・・電極パッ
ド、 ６・・半田層、１１・・・ダイパッド、
１２・・・インナーリード、１３・・・ダムバー、
１４・・・アウターリード、１．５．１６・・・
サイドバー、 １７・・半導体チップ、 Ｔ・・・テープ。 代理人弁理士 則 近 憲 佑 同 山 下 − 第１図 第３図 、ＯＯ
ａ）乃至第２図（Ｃ）は本発明実施例の半導体装Ｗを用
いたデバイスの形成工程を示す図、第３図は従来例の半
導体装置の一例を示す図である。 １・・・半導体装置、 ２・・プリント基板、３・
・・アウターリード、３ａ・・・しり一ド、３ｂ・・・
Ｊリード、 ４・封止樹脂、５・・・電極パッ
ド、 ６・・半田層、１１・・・ダイパッド、
１２・・・インナーリード、１３・・・ダムバー、
１４・・・アウターリード、１．５．１６・・・
サイドバー、 １７・・半導体チップ、 Ｔ・・・テープ。 代理人弁理士 則 近 憲 佑 同 山 下 − 第１図 第３図 、ＯＯ
Claims (1)
- 【特許請求の範囲】 半導体チップの搭載された半導体素子搭載部分近傍に向
かって伸長する複数のインナーリードと、 前記各インナーリードに連設されたアウターリードとを
具備し、 樹脂封止のなされた半導体装置において 前記アウターリードの少なくとも一部は、封止樹脂の外
側領域でＬ字状に折り曲げられて実装面を形成するもの
と、封止樹脂の外側領域でＪ字状に折り曲げられて実装
面を形成するものとが１つおきに交互に配列されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325258A JPH04199554A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2325258A JPH04199554A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199554A true JPH04199554A (ja) | 1992-07-20 |
Family
ID=18174804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2325258A Pending JPH04199554A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014112104A (ja) * | 2014-02-21 | 2014-06-19 | Seiko Epson Corp | センサデバイス |
-
1990
- 1990-11-29 JP JP2325258A patent/JPH04199554A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014112104A (ja) * | 2014-02-21 | 2014-06-19 | Seiko Epson Corp | センサデバイス |
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