JPH0414859A - 電子部品のリード端子構造 - Google Patents
電子部品のリード端子構造Info
- Publication number
- JPH0414859A JPH0414859A JP2119401A JP11940190A JPH0414859A JP H0414859 A JPH0414859 A JP H0414859A JP 2119401 A JP2119401 A JP 2119401A JP 11940190 A JP11940190 A JP 11940190A JP H0414859 A JPH0414859 A JP H0414859A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- lead
- lead terminal
- electronic component
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は、例えばフラットバックＩＣ等の表面実装用
電子部品のリード端子の構造に関するものである。
電子部品のリード端子の構造に関するものである。
第７図、第８図は例えば雑誌（Ｊｏｕｒｎａｌ ｏｆ
Ｍａｔｅｒｉａｌ ５ｃｉｅｎｃｅ Ｖｏｌ、２２．Ｎ
ｏ、１１，１９８７年、第３９０１頁〜第３９０６頁に
示された従来のフラットバックＩＣ等の表面実装用電子
部品のリード端子構造であり、第７図はＪリード型、第
８図はガルウィングリード型である。図において、（１
）はＩＣパッケージ、（２）はリード、（３）ははんだ
ペースト層、（４）はポンディングパッド、（５）は配
線基板である。
Ｍａｔｅｒｉａｌ ５ｃｉｅｎｃｅ Ｖｏｌ、２２．Ｎ
ｏ、１１，１９８７年、第３９０１頁〜第３９０６頁に
示された従来のフラットバックＩＣ等の表面実装用電子
部品のリード端子構造であり、第７図はＪリード型、第
８図はガルウィングリード型である。図において、（１
）はＩＣパッケージ、（２）はリード、（３）ははんだ
ペースト層、（４）はポンディングパッド、（５）は配
線基板である。
従来のフラットバックＩＣ等は上記の様に構成され、こ
れらは配線基板（５）上に通常はんだ付接続により実装
して構成されている。このような基板（５）上に各種電
子部品を実装して構成される素子基板においては、多数
の電子部品を高密度に実装できて基板サイズの小形なも
のが要望される。
れらは配線基板（５）上に通常はんだ付接続により実装
して構成されている。このような基板（５）上に各種電
子部品を実装して構成される素子基板においては、多数
の電子部品を高密度に実装できて基板サイズの小形なも
のが要望される。
従来の電子部品のり−ト端子構造は以上の様に構成され
ているので、高密度化によってリードピッチか小さくな
るにつれて、第９図に示す様にはんだか完全にポンディ
ングパッド（４）上へ吸収されず、ホンディング間にブ
リッジ（６）を生し易くなる。このブリッジ（６）を防
止するためにハンダペースト層（３）の厚さを薄くする
とオーブン不良の生じるおそれがあり信頼性が低下する
。
ているので、高密度化によってリードピッチか小さくな
るにつれて、第９図に示す様にはんだか完全にポンディ
ングパッド（４）上へ吸収されず、ホンディング間にブ
リッジ（６）を生し易くなる。このブリッジ（６）を防
止するためにハンダペースト層（３）の厚さを薄くする
とオーブン不良の生じるおそれがあり信頼性が低下する
。
この発明の上記のような問題点を解消するためになされ
たものて、ブリッジおよびオーブン不良の発生を防止す
るとともに、フラットバックＩＣ等の高密度化を可能と
することを目的とする。
たものて、ブリッジおよびオーブン不良の発生を防止す
るとともに、フラットバックＩＣ等の高密度化を可能と
することを目的とする。
この発明による電子部品のリード端子構造は、２本以上
のリードを縦列に配置したものである。
のリードを縦列に配置したものである。
この発明による電子部品のリード端子構造は、横方向の
リード間の間隔を大きくあけることができるようになり
、これによ７て接続に十分な量のはんだを与えても、ブ
リッジの発生を防止することができる。また、フラット
バックＩＣ等の高密度化が可能となる。
リード間の間隔を大きくあけることができるようになり
、これによ７て接続に十分な量のはんだを与えても、ブ
リッジの発生を防止することができる。また、フラット
バックＩＣ等の高密度化が可能となる。
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例による電子部品のり−上端子構
造として、例えばフラットバックＩＣのリード端子の構
造を示す断面図である。また、第２図は第１図の■−■
線における断面図である。図において、（１）はＩＣパ
ッケージ、（２ａ） 、 （２ｂ）はリードで、２本
のリードを縦列に配置しである。（３ａ） 、 （３
ｂ）ははんだペースト層、（４ａ＞ 、 （４ｂ）は
ホンディングバット、（５）は配線基板、（７）はチッ
プ、（８）はダイパッドである。
図はこの発明の一実施例による電子部品のり−上端子構
造として、例えばフラットバックＩＣのリード端子の構
造を示す断面図である。また、第２図は第１図の■−■
線における断面図である。図において、（１）はＩＣパ
ッケージ、（２ａ） 、 （２ｂ）はリードで、２本
のリードを縦列に配置しである。（３ａ） 、 （３
ｂ）ははんだペースト層、（４ａ＞ 、 （４ｂ）は
ホンディングバット、（５）は配線基板、（７）はチッ
プ、（８）はダイパッドである。
この実施例の動作を以下に説明する。隣り合う２本のリ
ード（２ａ） 、 （２ｂ）は異なった高さで設置さ
れ、一方のリード（２ａ）はＩＣパッケージ（１）の中
てもう一方のり−１”（２ｂ）の位置まで高さを変えず
曲げ加工により移動され、ＩＣパッケージ（１）からリ
ード（２ａ） 、 （２ｂ）が高さ方向に２本並んで
出されている。この２本のリード（２）は、ともにガル
ウィングリード型に加工され、配線基板（５）にはんだ
付けされている。
ード（２ａ） 、 （２ｂ）は異なった高さで設置さ
れ、一方のリード（２ａ）はＩＣパッケージ（１）の中
てもう一方のり−１”（２ｂ）の位置まで高さを変えず
曲げ加工により移動され、ＩＣパッケージ（１）からリ
ード（２ａ） 、 （２ｂ）が高さ方向に２本並んで
出されている。この２本のリード（２）は、ともにガル
ウィングリード型に加工され、配線基板（５）にはんだ
付けされている。
上記の様に構成されたフラットバックＩＣでは、横方向
（第２図矢印へ方向）のリードの列数が従来の局となり
、リード間に十分な間隔をとることができるので、はん
だのブリッジ不良を防止することかできる。さらに、リ
ードの横方向の間隔に十分余裕ができるため、従来に比
べてリードの本数を増加することもでき、フラットバッ
クＩＣの高密度化が可能になる。
（第２図矢印へ方向）のリードの列数が従来の局となり
、リード間に十分な間隔をとることができるので、はん
だのブリッジ不良を防止することかできる。さらに、リ
ードの横方向の間隔に十分余裕ができるため、従来に比
べてリードの本数を増加することもでき、フラットバッ
クＩＣの高密度化が可能になる。
なお、上記実施例では縦列配置したリード（２ａ） 、
（２ｂ）を、ともにガルウィング型で形成していた
が、第３図、第４図に示すように、縦列設置した内側の
リード（２ｂ）をＪリード型としても上記実施例と同様
の効果を奏する。さらに、第３図、第４図に示す形状の
場合、上記実施例の効果に加えて、幅方向（第３図矢印
Ｂ方向）に小型化することも可能である。また、上記実
施例では２本のり−ド（２ａ） 、 （２ｂ）を縦列
配置としていたが、第５図、第６図に示すように、３本
のリード（２ａ） 、 （２ｂ） 、 （２ｃ）を
縦列配置しても上記実施例と同様の効果を奏す。この第
５図、第６図の形状では、上記実施例に比べ、さらにリ
ード（２）の横方向（第６図矢印へ方向）の間隔に余裕
ができることから、よりフラットバックＩＣの高密度化
が可能になる。
（２ｂ）を、ともにガルウィング型で形成していた
が、第３図、第４図に示すように、縦列設置した内側の
リード（２ｂ）をＪリード型としても上記実施例と同様
の効果を奏する。さらに、第３図、第４図に示す形状の
場合、上記実施例の効果に加えて、幅方向（第３図矢印
Ｂ方向）に小型化することも可能である。また、上記実
施例では２本のり−ド（２ａ） 、 （２ｂ）を縦列
配置としていたが、第５図、第６図に示すように、３本
のリード（２ａ） 、 （２ｂ） 、 （２ｃ）を
縦列配置しても上記実施例と同様の効果を奏す。この第
５図、第６図の形状では、上記実施例に比べ、さらにリ
ード（２）の横方向（第６図矢印へ方向）の間隔に余裕
ができることから、よりフラットバックＩＣの高密度化
が可能になる。
以上のように、この発明によれば２本以上のリードを縦
列に配置するように構成したので、はんだのブリッジ不
良を防止でき、しかもＩＣ等の高密度化が容易に可能と
なる電子部品のリード端子構造か得られる効果がある。
列に配置するように構成したので、はんだのブリッジ不
良を防止でき、しかもＩＣ等の高密度化が容易に可能と
なる電子部品のリード端子構造か得られる効果がある。
第１図はこの発明の一実施例によるフラットバックＩＣ
のリード端子の構造を示す断面図、第２図は第１図の■
−■線における断面図、第３図はこの発明の他の実施例
を示すフラットバックＩＣのり−上端子の構造の断面図
、第４図は第３図のｒＶ−ｒＶ線における断面図、第５
図はこの発明のさらに他の実施例を示すフラットバック
ＩＣの断面図、第６図は第５図のｒＶ−ｒＶ線における
断面図、第７図は従来のフラットバックＩＣのリード構
造の１つであるＪリード型を示す側面図、第８図は従来
のフラットバックＩＣのリード構造の１っであるガルウ
ィングリード型を示す側面図、第９図は配線基板上のハ
ンダのブリッジ不良状態を示す平面図である。 図において、（１）はＩＣパッケージ、（２） 、
（２ａ） 、 （２ｂ） 、 （２ｃ）はリード、
（３） 、 （３ａ） 、 （３ｂ） 、 （３
ｃ）ははんだペースト層、（４）はホンディングパッド
、（５）は配線基板である。 なお、図中、同一符号は同一 または相当部分を示す。
のリード端子の構造を示す断面図、第２図は第１図の■
−■線における断面図、第３図はこの発明の他の実施例
を示すフラットバックＩＣのり−上端子の構造の断面図
、第４図は第３図のｒＶ−ｒＶ線における断面図、第５
図はこの発明のさらに他の実施例を示すフラットバック
ＩＣの断面図、第６図は第５図のｒＶ−ｒＶ線における
断面図、第７図は従来のフラットバックＩＣのリード構
造の１つであるＪリード型を示す側面図、第８図は従来
のフラットバックＩＣのリード構造の１っであるガルウ
ィングリード型を示す側面図、第９図は配線基板上のハ
ンダのブリッジ不良状態を示す平面図である。 図において、（１）はＩＣパッケージ、（２） 、
（２ａ） 、 （２ｂ） 、 （２ｃ）はリード、
（３） 、 （３ａ） 、 （３ｂ） 、 （３
ｃ）ははんだペースト層、（４）はホンディングパッド
、（５）は配線基板である。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- ２本以上のリードを縦列に配置したことを特徴とする
電子部品のリード端子構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119401A JPH0414859A (ja) | 1990-05-08 | 1990-05-08 | 電子部品のリード端子構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2119401A JPH0414859A (ja) | 1990-05-08 | 1990-05-08 | 電子部品のリード端子構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0414859A true JPH0414859A (ja) | 1992-01-20 |
Family
ID=14760583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2119401A Pending JPH0414859A (ja) | 1990-05-08 | 1990-05-08 | 電子部品のリード端子構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0414859A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592019A (en) * | 1994-04-19 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and module |
| JP2008124228A (ja) * | 2006-11-13 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| WO2009004878A1 (ja) * | 2007-07-04 | 2009-01-08 | Fujitsu Ten Limited | 電子部品用パッケージ、それを備えるパッケージ部品および電子機器ならびにパッケージ部品の製造方法 |
-
1990
- 1990-05-08 JP JP2119401A patent/JPH0414859A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592019A (en) * | 1994-04-19 | 1997-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and module |
| JP2008124228A (ja) * | 2006-11-13 | 2008-05-29 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| WO2009004878A1 (ja) * | 2007-07-04 | 2009-01-08 | Fujitsu Ten Limited | 電子部品用パッケージ、それを備えるパッケージ部品および電子機器ならびにパッケージ部品の製造方法 |
| JP2009016572A (ja) * | 2007-07-04 | 2009-01-22 | Fujitsu Ten Ltd | 電子部品用パッケージ、それを備えるパッケージ部品および電子機器ならびにパッケージ部品の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6760227B2 (en) | Multilayer ceramic electronic component and manufacturing method thereof | |
| US6736306B2 (en) | Semiconductor chip package comprising enhanced pads | |
| JP2756184B2 (ja) | 電子部品の表面実装構造 | |
| JPH07288309A (ja) | 半導体装置及びその製造方法並びに半導体モジュール | |
| US6512293B1 (en) | Mechanically interlocking ball grid array packages and method of making | |
| JPH07336030A (ja) | プリント配線基板の半田ランドの構造 | |
| JPH0414859A (ja) | 電子部品のリード端子構造 | |
| JPH0230169A (ja) | 半導体装置 | |
| JP2001094000A (ja) | 半導体装置 | |
| JPS60200559A (ja) | メモリモジュール | |
| JPH04243187A (ja) | プリント基板 | |
| JPH04255261A (ja) | 電子部品搭載用基板におけるアウターリードの接続構造 | |
| KR950006837Y1 (ko) | 아웃리드 표면 노출형 반도체 패키지 | |
| JPH03132092A (ja) | 印刷配線基板 | |
| JP2822446B2 (ja) | 混成集積回路装置 | |
| JPH0414858A (ja) | 電子部品のリード端子構造 | |
| JP2611672B2 (ja) | 混成集積回路装置 | |
| JP2536892Y2 (ja) | 面実装電子部品 | |
| JPH04271190A (ja) | 表面実装型半導体装置の実装方法 | |
| JPH0414892A (ja) | プリント配線基板のハンダレジスト開口部の構造 | |
| JPH04105390A (ja) | 基板機構 | |
| JPH01214197A (ja) | プリント配線板 | |
| JPH04199554A (ja) | 半導体装置 | |
| JP2000133920A (ja) | プリント配線板及び印刷ユニット構造 | |
| JPS61189695A (ja) | 多層プリント板の配線パタ−ン構造 |