JPH041995A - １ビットメモリ回路 - Google Patents
１ビットメモリ回路Info
- Publication number
- JPH041995A JPH041995A JP2102278A JP10227890A JPH041995A JP H041995 A JPH041995 A JP H041995A JP 2102278 A JP2102278 A JP 2102278A JP 10227890 A JP10227890 A JP 10227890A JP H041995 A JPH041995 A JP H041995A
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- JP
- Japan
- Prior art keywords
- circuit
- input data
- shift register
- bit
- output
- Prior art date
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 32
- 230000000694 effects Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルデータ通信機器における１ビットメ
モリ回路に関し、特にそれぞれ１ビットの入力データを
複数本のアドレスビットで指定した位置に書き込む複数
個からなる１ビットメモリ回路に関する。
モリ回路に関し、特にそれぞれ１ビットの入力データを
複数本のアドレスビットで指定した位置に書き込む複数
個からなる１ビットメモリ回路に関する。
第３図は従来の１ビットメモリ回路の一例を示すブロッ
ク図、第４図は第３図における動作を示すタイミングチ
ャートである。
ク図、第４図は第３図における動作を示すタイミングチ
ャートである。
本例の回路は、デコーダ回路３０５にアドレスビットＡ
Ｄを挿入することにより二進定数で到来するアドレスビ
ットを物理的なメモリ位置に変換する。そして、入力デ
ータＤＩをメモリ回路３０２〜３０４に挿入するための
位相合わせ用のカウンタ回路３０１の出力と、デコーダ
回路３０５の出力をアンドゲート回路３０６〜３０８を
介してメモリ回路３０２〜３０４のクロックＣＫに挿入
することによりデータの書換え可能状態となり、入力デ
ータＤＩによってメモリ内の状態が変化できるようにな
っている。
Ｄを挿入することにより二進定数で到来するアドレスビ
ットを物理的なメモリ位置に変換する。そして、入力デ
ータＤＩをメモリ回路３０２〜３０４に挿入するための
位相合わせ用のカウンタ回路３０１の出力と、デコーダ
回路３０５の出力をアンドゲート回路３０６〜３０８を
介してメモリ回路３０２〜３０４のクロックＣＫに挿入
することによりデータの書換え可能状態となり、入力デ
ータＤＩによってメモリ内の状態が変化できるようにな
っている。
上述した従来の１ビットメモリ回路は、クロックにカウ
ンタ回路の出力とデコーダ回路の出力とをアンドゲート
回路を介した出力を与えなければならないので、各メモ
リ回路のクロックの共有は不可能となっている。このた
め、市販されている集積回路で回路を構成したときには
、集積回路の個数が増大するという欠点がある。即ち、
市販の集積回路では、クロックが独立しているメモリ回
路は集積回路−個当りのメモリ数が少なく、ハードウェ
ア構成上好ましくなかった。
ンタ回路の出力とデコーダ回路の出力とをアンドゲート
回路を介した出力を与えなければならないので、各メモ
リ回路のクロックの共有は不可能となっている。このた
め、市販されている集積回路で回路を構成したときには
、集積回路の個数が増大するという欠点がある。即ち、
市販の集積回路では、クロックが独立しているメモリ回
路は集積回路−個当りのメモリ数が少なく、ハードウェ
ア構成上好ましくなかった。
本発明の１ビットメモリ回路は、それぞれ１ビットの入
力データを複数本のアドレスビットで指定した位置に書
き込む複数個からなる１ビットメモリ回路において、前
記入力データの周期と同一のフレームパルスおよび前記
周期のｎ倍のクロックで動作するカウンタ回路と、この
カウンタ回路出力と前記アドレスビットとを比較するコ
ンパレータ回路と、前記入力データを保存するｎ段のシ
フトレジスタ回路と、このシフトレジスタ回路の帰還ル
ープに入力データを挿入するセレクタ回路とを備え、前
記コンパレータ回路の出力を前記セレクタ回路の制御信
号に接続したことを特徴とする。
力データを複数本のアドレスビットで指定した位置に書
き込む複数個からなる１ビットメモリ回路において、前
記入力データの周期と同一のフレームパルスおよび前記
周期のｎ倍のクロックで動作するカウンタ回路と、この
カウンタ回路出力と前記アドレスビットとを比較するコ
ンパレータ回路と、前記入力データを保存するｎ段のシ
フトレジスタ回路と、このシフトレジスタ回路の帰還ル
ープに入力データを挿入するセレクタ回路とを備え、前
記コンパレータ回路の出力を前記セレクタ回路の制御信
号に接続したことを特徴とする。
本発明の１ビットメモリ回路は、シフトレジスタ回路に
帰還をかけてレジスタの段数分のクロックを与えると元
に戻る原理により、特定のメモリ内容を書き換える時は
アドレスビットを時間的な位相信号に変換し、シフトレ
ジスタ回路の帰還ループ上に入力データを挿入すること
により、従来の１ビットメモリ回路と同様の機能を持た
せている。従って、シフトレジスタ回路は各レジスタの
クロックが共通化しており、また市販されているシフト
レジスタ集積回路にはメモリ数が多く入っているので、
比較的少ない数量の集積回路で構成が可能となる。
帰還をかけてレジスタの段数分のクロックを与えると元
に戻る原理により、特定のメモリ内容を書き換える時は
アドレスビットを時間的な位相信号に変換し、シフトレ
ジスタ回路の帰還ループ上に入力データを挿入すること
により、従来の１ビットメモリ回路と同様の機能を持た
せている。従って、シフトレジスタ回路は各レジスタの
クロックが共通化しており、また市販されているシフト
レジスタ集積回路にはメモリ数が多く入っているので、
比較的少ない数量の集積回路で構成が可能となる。
次に、本発明について第１図、第２図を参照して説明す
る。
る。
第１図は本発明の１ビットメモリ回路の一実施例を示す
ブロック図、第２図は第１図における動作を示すタイミ
ングチャートである。
ブロック図、第２図は第１図における動作を示すタイミ
ングチャートである。
第１図において、本実施例の回路構成は、入力データＤ
Ｉの周期と同一のフレームパルスＦＰと、この周期のｎ
倍のクロックＣＬＫとで動作するカウンタ回路（以下Ｃ
ＮＴ）１０１と、ＣＮＴ１０１の出力Ｑ１〜Ｑｍとアド
レスビットＡＤ（Ａ１−Ａｍ）とを比較するコンパレー
タ回Ｒ（以下ＣＭＰ）１０２と、入力データＤＩを保存
するｎ段のシフトレジスタ回路（以下５ＨＲ）１０４と
、５ＨＲ１０４の帰還ループにデータ１１６を挿入する
セレクタ回路（以下５ＥＬ）１０３とを備え、ＣＭＰ
１０２の出力Ｑを制御信号１１５として５ＥＬ１０３の
端子Ｃに接続している。５ＥＬ１０３は端子Ａへの入力
データＤＩと端子Ｂへの帰還ループの既存データ１１７
とを選択して端子Ｙからデータ１１６を出力する。また
、ＤＯ１〜Ｄｏ （ｎ−１’）、Ｄｏｎは５ＨＲ１０４
からの出力データである。
Ｉの周期と同一のフレームパルスＦＰと、この周期のｎ
倍のクロックＣＬＫとで動作するカウンタ回路（以下Ｃ
ＮＴ）１０１と、ＣＮＴ１０１の出力Ｑ１〜Ｑｍとアド
レスビットＡＤ（Ａ１−Ａｍ）とを比較するコンパレー
タ回Ｒ（以下ＣＭＰ）１０２と、入力データＤＩを保存
するｎ段のシフトレジスタ回路（以下５ＨＲ）１０４と
、５ＨＲ１０４の帰還ループにデータ１１６を挿入する
セレクタ回路（以下５ＥＬ）１０３とを備え、ＣＭＰ
１０２の出力Ｑを制御信号１１５として５ＥＬ１０３の
端子Ｃに接続している。５ＥＬ１０３は端子Ａへの入力
データＤＩと端子Ｂへの帰還ループの既存データ１１７
とを選択して端子Ｙからデータ１１６を出力する。また
、ＤＯ１〜Ｄｏ （ｎ−１’）、Ｄｏｎは５ＨＲ１０４
からの出力データである。
第２図は入力データＤＩの“１゛°を５ビット目のメモ
リに書き込む場合を例にとった動作図で、ＡＤはｍ本で
構成されるアドレスビットＡ１〜Ａｍを示し、これとク
ロックＣＬＫをＣＭＰ １０２で比較し、得られた制御
信号１１５を５ＥＬＩＯ３に入力して入力データＤＩと
既存データ１１７との選択を制御している。フレームパ
ルスＦＰはアドレスビットＡ１〜Ａｍと入力データＤＩ
の周期を計っている。５ＥＬ１０３で選択された端子Ｙ
からのデータ１１６は既存データ１１７が入力データＤ
Ｉに変化するタイミングを示すものである。
リに書き込む場合を例にとった動作図で、ＡＤはｍ本で
構成されるアドレスビットＡ１〜Ａｍを示し、これとク
ロックＣＬＫをＣＭＰ １０２で比較し、得られた制御
信号１１５を５ＥＬＩＯ３に入力して入力データＤＩと
既存データ１１７との選択を制御している。フレームパ
ルスＦＰはアドレスビットＡ１〜Ａｍと入力データＤＩ
の周期を計っている。５ＥＬ１０３で選択された端子Ｙ
からのデータ１１６は既存データ１１７が入力データＤ
Ｉに変化するタイミングを示すものである。
以上説明したように本発明は、シフトレジスタ回路を使
用することにより、従来の１ビットメモリ回路の構成と
比較して集積回路の個数を減少させる効果があり、特に
メモリ数量が増大すればするほどその効果は顕著に現れ
る。
用することにより、従来の１ビットメモリ回路の構成と
比較して集積回路の個数を減少させる効果があり、特に
メモリ数量が増大すればするほどその効果は顕著に現れ
る。
第１図は本発明の１ビットメモリ回路の一実施例を示す
ブロック図、第２図は第１図における動作を示すタイミ
ングチャート、第３図は従来の１ビットメモリ回路の一
例を示すブロック図、第４図は第３図における動作を示
すタイミングチャートである。 １０１・・・カウンタ回路（ＣＮＴ）、１．０２・・・
コンパレータ回路（ＣＭＰ）、１０３・・・セレクタ回
路（ＳＥＬ）、１０４・・・シフトレジスタ回路（ＳＨ
Ｒ）、３０１・・・カウンタ回路、３０２〜３０４・・
・メモリ回路、３０５・・・デコーダ回路、３０６〜３
０８・・・アンドゲート回路。
ブロック図、第２図は第１図における動作を示すタイミ
ングチャート、第３図は従来の１ビットメモリ回路の一
例を示すブロック図、第４図は第３図における動作を示
すタイミングチャートである。 １０１・・・カウンタ回路（ＣＮＴ）、１．０２・・・
コンパレータ回路（ＣＭＰ）、１０３・・・セレクタ回
路（ＳＥＬ）、１０４・・・シフトレジスタ回路（ＳＨ
Ｒ）、３０１・・・カウンタ回路、３０２〜３０４・・
・メモリ回路、３０５・・・デコーダ回路、３０６〜３
０８・・・アンドゲート回路。
Claims (1)
- それぞれ１ビットの入力データを複数本のアドレスビ
ットで指定した位置に書き込む複数個からなる１ビット
メモリ回路において、前記入力データの周期と同一のフ
レームパルスおよび前記周期のｎ倍のクロックで動作す
るカウンタ回路と、このカウンタ回路出力と前記アドレ
スビットとを比較するコンパレータ回路と、前記入力デ
ータを保存するｎ段のシフトレジスタ回路と、このシフ
トレジスタ回路の帰還ループに入力データを挿入するセ
レクタ回路とを備え、前記コンパレータ回路の出力を前
記セレクタ回路の制御信号に接続したことを特徴とする
１ビットメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102278A JPH041995A (ja) | 1990-04-18 | 1990-04-18 | １ビットメモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102278A JPH041995A (ja) | 1990-04-18 | 1990-04-18 | １ビットメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH041995A true JPH041995A (ja) | 1992-01-07 |
Family
ID=14323138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102278A Pending JPH041995A (ja) | 1990-04-18 | 1990-04-18 | １ビットメモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH041995A (ja) |
-
1990
- 1990-04-18 JP JP2102278A patent/JPH041995A/ja active Pending
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