JPH042000A - Ｒａｍテストモードを備えた半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明はＲＡＭ　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　ｒｅ
ａｄ　ｗｒｉｔｅＭｅｍｏｒｙ）及びロジック回路を有
しており、ＲＡＭテストモードに切替えて内蔵テスト回
路により前記ＲＡＭの良否を検査することが可能なＲＡ
Ｍテストモードを備えた半導体集積回路に関する。

［従来の技術］ 第４図は従来のＲＡＭテストモードを備えた半導体集積
回路を示すブロック図である。

ＲＡＭＩＩの入力端は切替え回路１３ａの出力端Ｙ１に
接続されている。この切替え回路１３ａの入力端Ａ、は
ロジック回路１２に接続されており、入力端Ｂ、はテス
トパターン信号が入力されるテスト信号入力端子１４に
接続されている。そして、この切替え回路１３ａの入力
端Ｓ、はテストモード端子１５に接続されている。この
切替え回路１３ａはテストモード端子１５にテストモー
ド信号が入力されたときに、入力端Ｂ１に入力されたテ
ストパターン信号を出力端Ｙ１を介してＲＡＭＩＩに送
出し、テストモード信号が入力されていないときには、
入力端Ａ１に入力されたロジック回路１２からの信号を
出力端Ｙ１を介してＲＡＭＩＩに送出するようになって
いる。

ＲＡＭＩＩの出力端は切替え回路１３ｂの入力端Ｂ２に
接続されている。この切替え回路１３ｂの入力端Ａ２は
ロジック回路１２の出力端に接続されており、入力端Ｓ
２はテストモード端子１５に接続されている。そして、
切替え回路１３ｂの出力端Ｙ２は出力端子１６に接続さ
れている。

上述の如く構成された半導体集積回路においては、通常
動作時には、切替え回路１３ａがロジック回路１２の出
力をＲＡＭＩＩに入力させる状態にある。また、切替え
回路１３ｂもロジック回路１２の出力端と出力端子１６
とを接続している。

一方、ＲＡＭＩＩをテストするときには、テストモード
端子１５にテストモード信号を供給する。

そうすると、切替え回路１３ａはＲＡＭＩＩの入力端を
、入力端Ａ、に接続されたロジック回路１２の出力端か
ら入力端Ｂ１に接続されたテスト信号入力端子１４に切
替えて接続する。また、切替え回路１３ｂも、このテス
トモード信号を入力して、出力端子１６を入力端Ａ２に
接続されたロジック回路１２の出力端から入力端Ｂ２に
接続されたＲＡＭＩＩの出力端に切替えて接続する。

次いで、テスト信号入力端子１４に外部のテスターから
テストパターン信号を供給する。ＲＡＭ１１はこのテス
トパターン信号を入力すると、テストパターン信号に対
応した所定の信号を出力する。このＲＡＭＩＩの出力信
号は出力端子１６を介して外部テスターに送出される。

そして、外部テスターは、この信号に基づいてＲＡＭＩ
Ｉの良否を判定する。

［発明が解決しようとする課題］ しかしながら、上述のＲＡＭテストモードを備えた半導
体集積回路には、外部のテスターから供給されるテスト
パターン信号によりＲＡＭテストを実施するため、ＲＡ
Ｍテスト時にはテスターが必要であり、ＲＡＭテストが
煩雑であるという欠点がある。また、外部テスターを接
続するために、ＲＡＭ１１のビット幅に比例する数のテ
スト信号入力端子１４が必要であり、外部接続用端子の
数が多いという欠点もある。例えば、ＲＡＭＩＩが！Ｂ
ビット幅であれば、テスト信号入力端子１４は少なくと
も１６本必要である。

本発明はかかる問題点に鑑みてなされたものであって、
テスター等の外部装置がなくてもＲＡＭテストを実施す
ることが可能であると共に、外部接続用端子の数を低減
することができるＲＡＭテストモードを備えた半導体集
積回路を提供することを目的とする。

［課題を解決するための手段］ 本発明に係るＲＡＭテストモードを備えた半導体集積回
路は、ＲＡＭと、ロジック回路と、前記ＲＡＭをテスト
してその判定結果を外部に出力するテスト回路と、テス
トモード信号に基づいて前記ＲＡＭに前記ロジック回路
の出力及び前記テスト回路の出力のいずれか一方を選択
的に入力させる切替え回路とを有することを特徴とする
。

［作用コ 本発明においては、半導体集積回路内にテスト回路及び
切替え回路が設けられており、前記切替え回路はテスト
モード信号に基づいて、ＲＡＭにテスト回路の出力を入
力させる。このようにしてＲＡＭテストが実施され、そ
の判定結果はテスト回路から外部に出力される。

前記テスト回路は、例えばＲＡＭテスト用のテストパタ
ーン信号を発生するテストパターン発生部及びＲＡＭの
出力とテストパターン信号とを比較して判定信号を出力
する比較部により構成されている。テスト回路がこのよ
うに構成されている場合、テストモード信号が入力され
ると、テストパターン発生部がテストパターン信号を発
生するト共に、前記切替え回路はこのテストパターン信
号をＲＡＭに入力させる。そうすると、ＲＡＭはテスト
パターン信号に応じた信号を出力する。比較部は、この
ＲＡＭの出力信号とテストパターン信号とを比較し、判
定信号を外部に出力する。

本発明においては、このようにしてＲＡＭの良否を判定
するため、テスター等の外部装置が不要であると共に、
テスター等に接続するための外部接続用端子も不要であ
る。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係るＲＡＭテストモー
ドを備えた半導体集積回路を示すブロック図である。

ＲＡＭ１の入力端は切替え回路３の出力端Ｙｔに接続さ
れている。この切替え回路３は入力端Ｓ１に入力された
信号に基づいて、入力端Ａ、に接続されたロジック回路
２の出力又は入力端Ｂ１に接続されたテスト回路４の出
力のいずれか一方をＲＡＭ１に送出する。

テスト回路４はその入力端Ａがテストモード端子５に接
続されている。また、入力端ＢにはＲＡＭ１の出力端が
接続されている。更に、テスト回路４の出力端Ｘ及びＹ
は夫々切替え回路３の入力端Ｂ、及びＳ、に接続されて
おり、出力端Ｚは出力端子６に接続されている。

第２図はテスト回路４の具体的構成を示すブロック図で
ある。

テストモード設定部４１は入力端Ａに接続されている。

このテストモード設定部４１は２つの出力端を有してお
り、テストモード設定部４１の一方の出力端はテスト回
路制御部４２に接続されていて、他方の出力端はテスト
回路４としての出力端Ｙに接続されている。そして、こ
のテストモード設定部４１は、入力端Ａにテストモード
信号が入力されると、このテストモード信号をテスト回
路制御部４２及び出力端Ｙに送出する。

また、テスト回路制御部４２も２つの出力端を有してお
り、一方の出力端はテストパターン発生部４３に接続さ
れ、他方の出力端は比較部４５に接続されている。そし
て、このテスト回路制御部４２はテストモード設定部４
１からテストモード信号を入力すると、テストパターン
発生部４３及び比較部４５にテストパターン発生信号を
送出する。

更に、テストパターン発生部４３は、テスト回路制御部
４２からテストパターン発生信号を入力すると所定のテ
ストパターン信号を発生し、このテストパターン信号を
出力端Ｘ及び比較部４５に送出する。

ＲＡＭ出力保持レジスタ４４は入力端Ｂに入力されたＲ
ＡＭＩの出力信号を入力して一旦保持すると共に、この
信号を比較部４５に送出する。比較部４５はテスト回路
制御部４２からテストパターン発生信号が入力されてい
る間、テストパターン発生部４３から入力されたテスト
パターン信号とＲＡＭ出力保持レジスタ４４から入力さ
れたＲＡＭ出力信号とを比較し、両者が相互に同一であ
るときには出力端Ｚに正常信号を出力し、両者が相互に
異なるときには出力端Ｚに異常信号を出力する。

次に、本実施例の動作について説明する。テストモード
端子５にテストモード信号が入力されると、テストモー
ド設定部４１は出力端Ｙを介してこのテストモード信号
を切替え回路３の入力端ＳＩに出力する。これにより、
切替え回路３はＲＡＭＩに送出する信号を入力端Ａ、に
接続されたロジック回路２の出力から入力端Ｂ、に接続
されたテスト回路４の出力に切替える。

また、テストモード設定部４１はテスト回路制御部４２
にテストモード信号を出力する。テスト回路制御部４２
は、このテストモード信号を入力するとテストパターン
発生信号を発生する。そうすると、テストパターン発生
部４３は、このテストパターン発生信号を入力して所定
のテストパターン信号を発生する。このテストパターン
信号は比較部４５に入力されると共に、出力端Ｘ及び切
替え回路３を介して、ＲＡＭＩに入力される。

ＲＡＭ１はこのテストパターン信号を一旦記憶した後、
記憶したテストパターン信号をテスト回路４の入力端Ｂ
に送出する。

ＲＡＭ出力保持レジスタ４４はＲＡＭ１から出力された
テストパターン信号を入力して一旦保持すると共に、こ
の信号を比較部４５に送出する。

比較部４５は、テスト回路制御部４２からのテストパタ
ーン発生信号により、テストパターン発生部４３の出力
とＲＡＭ出力保持レジスタ４４の出力とを比較する。そ
して、両者の出力信号が同一であれば、出力端Ｚを介し
て出力端子６に正常信号を出力し、異なる場合は出力端
子６に異常信号を出力する。このような動作をＲＡＭＩ
の全てのアドレスに対して繰り返す。これにより、ＲＡ
Ｍ１の良否の判定を行なうことができる。

本実施例においては、外部からテストモード信号を入力
するだけで、上述したＲＡＭテストを実施することがで
きるため、テスター等の外部装置が不要である。また、
テスター等の外部装置と接続するための接続端子が不要
であるため、外部接続端子の数を低減することができる
。

第３図は本発明の第２の実施例に係るＲＡＭテストモー
ドを備えた半導体集積回路を示すブロック図である。

本実施例が第１の実施例と異なる点は２個のＲＡＭを有
することにあり、その他の構成は基本的には第１の実施
例と同様であるので、第３図において第１図と同一物に
は同一符号を付してその詳しい説明は省略する。

本実施例に係る半導体集積回路は２個のＲＡＭ１ａ、ｌ
ｂを仔している。そして、この２個のＲＡＭ１ａ及び１
ｂの入力端は、いずれも切替え回路３の出力端Ｙ１に接
続されている。また、これらのＲＡＭ１ａ、１ｂの出力
端はいずれもテスト回路４の入力端Ｂに接続されている
。

本実施例においても、第１の実施例と同様の効果を得る
ことができる。なお、３個以上のＲＡＭを有する半導体
集積回路においても、この第２の実施例と同様にしてＲ
ＡＭテストを実施することができる。

［発明の効果コ 以上説明したように本発明によれば、ＲＡＭをテストす
るテスト回路とＲＡＭの入力を前記テスト回路とロジッ
ク回路との間で切替える切替え回路とを有しているから
、ＲＡＭテストをテスター等の外部装置を使用すること
な〈実施することができる。また、半導体集積回路の外
部接続端子の数を従来に比して低減することができると
いう効果も奏する。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＲＡＭテストモー
ドを備えた半導体集積回路を示すブロック図、第２図は
同じくそのテスト回路の具体的構成を示すブロック図、
第３図は本発明の第２の実施例に係るＲＡＭテストモー
ドを備えた半導体集積回路を示すブロック図、第４図は
従来のＲＡＭテストモードを備えた半導体集積回路を示
すブロック図である。 １、　ｌａｓ　１ｂ＋　１１　；ＲＡＭ１２＋　１２；
。 シック回路、３．１３ａｔ　　１３ｂ；切替え回路、４
；テスト回路、５，１５；テストモード端子、ｅ、ｉｓ
；出力端子、１４；テスト信号入力端子、４１；テスト
モード設定部、４２；テスト回路制御部、４３；テスト
パターン発生部、４４；ＲＡＭ出力保持レジスタ、４５
；比較部 第１図

Claims (2)

【特許請求の範囲】
1. （１）ＲＡＭと、ロジック回路と、前記ＲＡＭをテスト
   してその判定結果を外部に出力するテスト回路と、テス
   トモード信号に基づいて前記ＲＡＭに前記ロジック回路
   の出力及び前記テスト回路の出力のいずれか一方を選択
   的に入力させる切替え回路とを有することを特徴とする
   ＲＡＭテストモードを備えた半導体集積回路。
2. （２）前記テスト回路は、前記テストモード信号に基づ
   いて前記ＲＡＭをテストするテストパターン信号を発生
   するテストパターン発生部と、前記ＲＡＭの出力と前記
   テストパターン発生部の出力との比較結果に基づいて前
   記ＲＡＭの判定信号を出力する比較部とを有することを
   特徴とする請求項１に記載のＲＡＭテストモードを備え
   た半導体集積回路。