JPH042013B2 - - Google Patents
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- JPH042013B2 JPH042013B2 JP58055963A JP5596383A JPH042013B2 JP H042013 B2 JPH042013 B2 JP H042013B2 JP 58055963 A JP58055963 A JP 58055963A JP 5596383 A JP5596383 A JP 5596383A JP H042013 B2 JPH042013 B2 JP H042013B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
- H03M1/745—Simultaneous conversion using current sources as quantisation value generators with weighted currents
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は並列展開型Ｄ／Ａ（デジタル／アナロ
グ）変換器に係り、特にデジタル入力を中間的に
アナログ信号に変換して並列展開ビツトデータに
変換するためのデコーダに関する。
グ）変換器に係り、特にデジタル入力を中間的に
アナログ信号に変換して並列展開ビツトデータに
変換するためのデコーダに関する。
たとえばテレビジヨン信号をデジタル処理する
場合などに用いられる並列展開型Ｄ／Ａ変換器
は、周知の如くｎビツトのデジタル入力に対して
電流源・スイツチのペアを2n−１個並列に接続し
ておき、上記デジタル入力の10進表示の個数だけ
上記スイツチをオンさせるものである。この場
合、上記ｎビツトのデジタル入力に応じて2n−１
個のスイツチを制御するのに必要な並列展開ビツ
トデータを生成するためにデコーダが用いられ
る。この種のデコーダとしては、たとえば「電子
通信学会技術研究報告（信学技報）vol.82No.13、
SSD 82−１」に報告されている。即ち、このデ
コーダは、第１図に示すように４ビツトB1（：
MSB）〜B4のデジタル入力を入力バツフア１1〜
１4、第１のラダー抵抗部２、第２のラダー抵抗
部３、８個の差動増幅器４1〜４8により16個のア
ナログ信号V21〜V36（第２図参照）に交換し、こ
れらの信号のうち所定の組合せの２信号（16通
り）についてそれぞれ対応するラツチ回路（図示
せず）により２信号間の大小関係を判定してラツ
チすることによつて並列展開ビツトデータを生成
している。
場合などに用いられる並列展開型Ｄ／Ａ変換器
は、周知の如くｎビツトのデジタル入力に対して
電流源・スイツチのペアを2n−１個並列に接続し
ておき、上記デジタル入力の10進表示の個数だけ
上記スイツチをオンさせるものである。この場
合、上記ｎビツトのデジタル入力に応じて2n−１
個のスイツチを制御するのに必要な並列展開ビツ
トデータを生成するためにデコーダが用いられ
る。この種のデコーダとしては、たとえば「電子
通信学会技術研究報告（信学技報）vol.82No.13、
SSD 82−１」に報告されている。即ち、このデ
コーダは、第１図に示すように４ビツトB1（：
MSB）〜B4のデジタル入力を入力バツフア１1〜
１4、第１のラダー抵抗部２、第２のラダー抵抗
部３、８個の差動増幅器４1〜４8により16個のア
ナログ信号V21〜V36（第２図参照）に交換し、こ
れらの信号のうち所定の組合せの２信号（16通
り）についてそれぞれ対応するラツチ回路（図示
せず）により２信号間の大小関係を判定してラツ
チすることによつて並列展開ビツトデータを生成
している。
ところで、上記デコーダにおいては、デジタル
入力が（0000）から（1111）まで変化すると、ア
ナログ信号V21はあるレベルVBから最高レベルVD
まで変化し、アナログ信号V22はあるレベルVCか
ら最低レベルVAまで変化する。この場合、上記
最高レベルVDと最低レベルVAとのレベル差は非
常に大きいけれども、上記レベルVC，VB間のレ
ベル差は非常に小さいので、特に電源電圧が低い
と両信号V21，V22間の大小関係を判定するに必
要なレベル差が十分得られないという欠点があ
る。また、前述したように８個の差動増幅器４1
〜４8を用いているため、その分だけデコーダの
使用素子数が増加するのでコストアツプの要因に
なるだけでなく、高速性も犠牲になる欠点があつ
た。
入力が（0000）から（1111）まで変化すると、ア
ナログ信号V21はあるレベルVBから最高レベルVD
まで変化し、アナログ信号V22はあるレベルVCか
ら最低レベルVAまで変化する。この場合、上記
最高レベルVDと最低レベルVAとのレベル差は非
常に大きいけれども、上記レベルVC，VB間のレ
ベル差は非常に小さいので、特に電源電圧が低い
と両信号V21，V22間の大小関係を判定するに必
要なレベル差が十分得られないという欠点があ
る。また、前述したように８個の差動増幅器４1
〜４8を用いているため、その分だけデコーダの
使用素子数が増加するのでコストアツプの要因に
なるだけでなく、高速性も犠牲になる欠点があつ
た。
本発明は上記の事情に鑑みてなされたもので、
電源電圧の利用効率を高め、使用素子数を減少さ
せ、高速化を図ることが可能な並列展開型Ｄ／Ａ
変換器用デコーダを提供するものである。
電源電圧の利用効率を高め、使用素子数を減少さ
せ、高速化を図ることが可能な並列展開型Ｄ／Ａ
変換器用デコーダを提供するものである。
即ち、本発明の並列展開型Ｄ／Ａ変換用デコー
ダは、複数の抵抗が直列接続されたＤ／Ａ変換用
の抵抗群と、複数個の定電流源と、デジタル入力
の各ビツトの論理レベルに応じてそれぞれ前記複
数個の定電流源と前記抵抗群の各抵抗との接続を
スイツチ制御する複数個のスイツチと、前記抵抗
群の出力端電圧がベースに導かれたトランジスタ
と、このトランジスタのエミツタに接続された定
電流源と、前記抵抗群の電源電圧供給端電圧がベ
ースに導かれたトランジスタと、このトランジス
タのエミツタに一端が接続され直列接続された複
数の抵抗を有する基準電圧群発生用の抵抗群と、
この抵抗群の他端に接続された定電流源とを具備
することを特徴とするものである。
ダは、複数の抵抗が直列接続されたＤ／Ａ変換用
の抵抗群と、複数個の定電流源と、デジタル入力
の各ビツトの論理レベルに応じてそれぞれ前記複
数個の定電流源と前記抵抗群の各抵抗との接続を
スイツチ制御する複数個のスイツチと、前記抵抗
群の出力端電圧がベースに導かれたトランジスタ
と、このトランジスタのエミツタに接続された定
電流源と、前記抵抗群の電源電圧供給端電圧がベ
ースに導かれたトランジスタと、このトランジス
タのエミツタに一端が接続され直列接続された複
数の抵抗を有する基準電圧群発生用の抵抗群と、
この抵抗群の他端に接続された定電流源とを具備
することを特徴とするものである。
上記デコーダによれば、トランジスタのエミツ
タからＤ／Ａ変換出力電圧を取り出し、この出力
電圧の階段波変化の各遷移領域のほぼ中点に相当
する基準電圧群を正確に発生させてこの基準電圧
群とＤ／Ａ変換出力電圧とを後段のラツチ回路で
安定に比較判定させることが可能となり、この比
較判定のための入力電圧レベル範囲は前記Ｄ／Ａ
変換出力電圧の変化範囲以内であり、電源電圧の
利用効率が非常に良い。また、回路構成が至つて
簡単であり、使用素子数が少なくて済み、高速化
が可能となる。
タからＤ／Ａ変換出力電圧を取り出し、この出力
電圧の階段波変化の各遷移領域のほぼ中点に相当
する基準電圧群を正確に発生させてこの基準電圧
群とＤ／Ａ変換出力電圧とを後段のラツチ回路で
安定に比較判定させることが可能となり、この比
較判定のための入力電圧レベル範囲は前記Ｄ／Ａ
変換出力電圧の変化範囲以内であり、電源電圧の
利用効率が非常に良い。また、回路構成が至つて
簡単であり、使用素子数が少なくて済み、高速化
が可能となる。
以下、図面を参照して本発明の一実施例を詳細
に説明する。第３図はたとえば４ビツトのデジタ
ル入力B1，B2，B3，B4を16（：24）ビツトデータ
に並列展開するデコーダを示している。ここで、
高い方の電源電位および低い方の電源電位を各対
応して＋VCCおよびGND（接地電位）で表わして
いるが、負電源を使用する場合には＋VCC→
GND、GND→−VEEとすればよい。そして、３
１は直列抵抗群を使用したＤ／Ａ変換回路であ
り、３２は直列抵抗群を使用した基準電圧群発生
回路であり、L1〜L15は電圧比較判定・ラツチ用
のラツチ回路である。上記Ｄ／Ａ変換回路３１
は、デジタル入力B1〜B4の論理レベルに応じて
スイツチ制御される電流スイツチS1〜S4と、それ
ぞれ電流値がＩの定電流源A1〜A4と、それぞれ
の抵抗値が対応してＲ、Ｒ、2R、4Rの直列接続
された抵抗R1〜R4と、NPN形トランジスタQ1と
からなる。ここで、上記トランジスタQ1は、コ
レクタが＋VCC端に接続され、エミツタが定電流
源A5を介して接地されている。また、＋VCC端と
上記トランジスタQ1のベースとの間に前記抵抗
R1〜R4が接続され、上記ベースは前記スイツチ
S1および定電流源A1を直列に介して接地され、
上記抵抗R4，R3の接続点はスイツチS2および定
電流源A2を介して接地され、前記抵抗R3，R2の
接続点にスイツチS3および定電流源A3を介して
接地され、前記抵抗R2，R1の接続点はスイツチ
S4および定電流源A4を介して接地されている。
に説明する。第３図はたとえば４ビツトのデジタ
ル入力B1，B2，B3，B4を16（：24）ビツトデータ
に並列展開するデコーダを示している。ここで、
高い方の電源電位および低い方の電源電位を各対
応して＋VCCおよびGND（接地電位）で表わして
いるが、負電源を使用する場合には＋VCC→
GND、GND→−VEEとすればよい。そして、３
１は直列抵抗群を使用したＤ／Ａ変換回路であ
り、３２は直列抵抗群を使用した基準電圧群発生
回路であり、L1〜L15は電圧比較判定・ラツチ用
のラツチ回路である。上記Ｄ／Ａ変換回路３１
は、デジタル入力B1〜B4の論理レベルに応じて
スイツチ制御される電流スイツチS1〜S4と、それ
ぞれ電流値がＩの定電流源A1〜A4と、それぞれ
の抵抗値が対応してＲ、Ｒ、2R、4Rの直列接続
された抵抗R1〜R4と、NPN形トランジスタQ1と
からなる。ここで、上記トランジスタQ1は、コ
レクタが＋VCC端に接続され、エミツタが定電流
源A5を介して接地されている。また、＋VCC端と
上記トランジスタQ1のベースとの間に前記抵抗
R1〜R4が接続され、上記ベースは前記スイツチ
S1および定電流源A1を直列に介して接地され、
上記抵抗R4，R3の接続点はスイツチS2および定
電流源A2を介して接地され、前記抵抗R3，R2の
接続点にスイツチS3および定電流源A3を介して
接地され、前記抵抗R2，R1の接続点はスイツチ
S4および定電流源A4を介して接地されている。
また、前記基準電圧群発生回路３２において
は、NPN形のトランジスタQ2のコレクタ・ベー
スが＋VCC端に接続され、エミツタは抵抗値が
Ｒ／２の抵抗r1およびそれぞれ抵抗値Ｒの抵抗r2
〜r15を直列に介したのち電流値がＩの定電流源
A6を介して接地されている。
は、NPN形のトランジスタQ2のコレクタ・ベー
スが＋VCC端に接続され、エミツタは抵抗値が
Ｒ／２の抵抗r1およびそれぞれ抵抗値Ｒの抵抗r2
〜r15を直列に介したのち電流値がＩの定電流源
A6を介して接地されている。
また、前記ラツチ回路L1〜L15は、それぞれ一
方の入力として上記抵抗r1〜r15の低電位側一端
の基準電圧V1〜V15が対応して導かれ、それぞれ
他方の入力として前記Ｄ／Ａ変換回路３１の出力
端（トランジスタQ1のエミツタと定電源A5との
接続点）からのＤ／Ａ変換出力電圧V0が共通に
導かれる。なお、ラツチ回路L1〜L15はクロツク
入力により動作が制御される。
方の入力として上記抵抗r1〜r15の低電位側一端
の基準電圧V1〜V15が対応して導かれ、それぞれ
他方の入力として前記Ｄ／Ａ変換回路３１の出力
端（トランジスタQ1のエミツタと定電源A5との
接続点）からのＤ／Ａ変換出力電圧V0が共通に
導かれる。なお、ラツチ回路L1〜L15はクロツク
入力により動作が制御される。
次に、上記デコーダの動作を第４図を参照して
説明する。前記スイツチS1〜S4は、それぞれ対応
するビツト入力B1〜B4が“１”のときに直列抵
抗群側を選択し、“０”のときに＋VCC端側を選
択するものであり、デジタル入力の（0000）〜
（1111）の変化に対してＤ／Ａ変換回路３１の出
力電圧V0は第４図に示すように段階状に変化す
る。この段階状の変化の１ステツプの電位差は
IRである。また、トランジスタQ1のベースエミ
ツタ間電圧をVBEQ1で表わすと、デジタル入力が
（0000）のときの出力電圧レベルは＋VCC−VBEQ1
である。
説明する。前記スイツチS1〜S4は、それぞれ対応
するビツト入力B1〜B4が“１”のときに直列抵
抗群側を選択し、“０”のときに＋VCC端側を選
択するものであり、デジタル入力の（0000）〜
（1111）の変化に対してＤ／Ａ変換回路３１の出
力電圧V0は第４図に示すように段階状に変化す
る。この段階状の変化の１ステツプの電位差は
IRである。また、トランジスタQ1のベースエミ
ツタ間電圧をVBEQ1で表わすと、デジタル入力が
（0000）のときの出力電圧レベルは＋VCC−VBEQ1
である。
一方、基準電圧源発生回路３２は、上記段階状
の出力電圧V0の各遷移領域の中点電位を持つ基
準電圧V1〜V15を発生する。即ち、トランジスタ
Q2のベースエミツタ間電圧をVBEQ2で表わすと、
基準電圧V0は＋VCC−VBEQ2−0.5IRであり、VBEQ1
＝VBEQ2＝VBEとなるように定電流源A5，A6の電
流値を等しくしているので、上記基準電圧V1は
＋VCC−VBE−0.5IRであつてデジタル入力が
（0000）、（0001）に対応するＤ／Ａ変換出力電圧
レベル（＋VCC−VBE）、（＋VCC−VBE−IR）の中
点電位に相当する。また、たとえば基準電圧V3
は＋VCC−VBE−2.5IRであり、デジタル入力が
（0010）、（0011）に対応するＤ／Ａ変換出力電圧
レベル（＋VCC−VBE−2IR）、（＋VCC−VBE−
3IR）の中点電位に相当する。そして、最も低い
基準電圧V15は＋VCC−VBE−14.5IRであり、デジ
タル入力（1111）に対応する最も低いＤ／Ａ変換
出力電圧レベルは＋VCC−VBE−15IRである。
の出力電圧V0の各遷移領域の中点電位を持つ基
準電圧V1〜V15を発生する。即ち、トランジスタ
Q2のベースエミツタ間電圧をVBEQ2で表わすと、
基準電圧V0は＋VCC−VBEQ2−0.5IRであり、VBEQ1
＝VBEQ2＝VBEとなるように定電流源A5，A6の電
流値を等しくしているので、上記基準電圧V1は
＋VCC−VBE−0.5IRであつてデジタル入力が
（0000）、（0001）に対応するＤ／Ａ変換出力電圧
レベル（＋VCC−VBE）、（＋VCC−VBE−IR）の中
点電位に相当する。また、たとえば基準電圧V3
は＋VCC−VBE−2.5IRであり、デジタル入力が
（0010）、（0011）に対応するＤ／Ａ変換出力電圧
レベル（＋VCC−VBE−2IR）、（＋VCC−VBE−
3IR）の中点電位に相当する。そして、最も低い
基準電圧V15は＋VCC−VBE−14.5IRであり、デジ
タル入力（1111）に対応する最も低いＤ／Ａ変換
出力電圧レベルは＋VCC−VBE−15IRである。
一方、ラツチ回路L1〜L15はそれぞれ対応する
基準電圧入力よりＤ／Ａ変換出力電圧レベルが低
いか否かをクロツク入力時に判定して“１”デー
タが“０”データをラツチする。即ち、たとえば
Ｄ／Ａ変換出力電圧レベルが＋VCC−VBE−3IRの
ときには、ラツチ回路L1〜L3はそれぞれ“１”
データをラツチし、残りのラツチ回路L4〜L15は
それぞれ“０”データをラツチする。なお、ラツ
チ回路L1〜L15の入力電圧は、Ｄ／Ａ変換出力電
圧V0の最低レベル（＋VCC−VBE−15IR）よりは
低くならず、Ｄ／Ａ変換出力電圧V0の最高レベ
ル（＋VCC−VBE）よりは高くならず、その入力
電圧レベル範囲は（＋VCC−VBE）−（＋VCC−VBE
−15IR）＝15IRである。
基準電圧入力よりＤ／Ａ変換出力電圧レベルが低
いか否かをクロツク入力時に判定して“１”デー
タが“０”データをラツチする。即ち、たとえば
Ｄ／Ａ変換出力電圧レベルが＋VCC−VBE−3IRの
ときには、ラツチ回路L1〜L3はそれぞれ“１”
データをラツチし、残りのラツチ回路L4〜L15は
それぞれ“０”データをラツチする。なお、ラツ
チ回路L1〜L15の入力電圧は、Ｄ／Ａ変換出力電
圧V0の最低レベル（＋VCC−VBE−15IR）よりは
低くならず、Ｄ／Ａ変換出力電圧V0の最高レベ
ル（＋VCC−VBE）よりは高くならず、その入力
電圧レベル範囲は（＋VCC−VBE）−（＋VCC−VBE
−15IR）＝15IRである。
上記実施例のデコーダによれば、ラツチ回路
L1〜L15の入力電圧レベル範囲は上述したように
15IR、つまりＤ／Ａ変換回路３１の出力電圧V0
の変化範囲内であつて電源電圧の利用効率が良
く、しかも比較すべき２入力電圧間には少なくと
も0.5IRのレベル差が設定されているので、この
レベル差を検知可能な範囲で動作電源電圧を小さ
くすることも可能である。また、回路構成は至つ
て簡単であり、従来例のようなアナログ信号用の
差動増幅器（第１図４1〜４8）を必要とせず、使
用素子数が少なくて済み、高速性も増す。
L1〜L15の入力電圧レベル範囲は上述したように
15IR、つまりＤ／Ａ変換回路３１の出力電圧V0
の変化範囲内であつて電源電圧の利用効率が良
く、しかも比較すべき２入力電圧間には少なくと
も0.5IRのレベル差が設定されているので、この
レベル差を検知可能な範囲で動作電源電圧を小さ
くすることも可能である。また、回路構成は至つ
て簡単であり、従来例のようなアナログ信号用の
差動増幅器（第１図４1〜４8）を必要とせず、使
用素子数が少なくて済み、高速性も増す。
第５図は、本発明の他の実施例を示している。
Ｄ／Ａ変換回路５１は前述したように接続される
抵抗R1〜R4、トランジスタQ1、定電流源A5と、
同様に接続される抵抗R1′〜R4′、トランジスタ
Q1′、定電流源A5′とを設け、前述したような電流
スイツチS1〜S4により前記２組の抵抗R1〜R4，
R1′〜R4′の一方を選択して前述したように定電流
源A1〜A4を接続するものである。これによつて、
一方の組のトランジスタQ1のエミツタおよび他
方の組のトランジスタQ1′のエミツタから互いに
対称的に変化するＤ／Ａ変換出力電圧V0，V0′が
得られるようになる。ここで、デジタル入力B1
〜B4と上記出力電圧V0，V0′との関係を第６図に
示す。一方、基準電圧源発生回路５２は、NPN
形トランジスタＱのコレクタ・ベース間に抵抗値
が4Rの補正用抵抗R5を接続し、コレクタを＋VCC
端に接続し、エミツタを直並列抵抗群および電流
値が2Iの定電流源A7を介して接地している。上
記直並列抵抗群は、抵抗値が1/2Ｒ、2R、2R、
2Rの抵抗r1〜r4の直列回路と、抵抗値が3/2Ｒ、
2R、2R、2Rの抵抗r5〜r8の直列回路とを並列接
続したものである。したがつて、上記抵抗r1，r2
の接続点の電圧（＋VCC−VBE−0.5IR）は基準電
圧V1となり、抵抗r5，r6の接続点の電圧（＋VCC
−VBE−1.5IR）は基準電圧V2となる。以下同様
に抵抗r2，r3の接続点は基準電圧V3となり、抵抗
r6，r7の接続点は基準電圧V4となり、抵抗r3，r4
の接続点は基準電圧V5となり、抵抗r7，r8の接続
点は基準電圧V6となり、抵抗r4，r8の接続点は基
準電圧V7となる。これらの基準電圧V1〜V7は、
第６図中に示すようにＤ／Ａ変換出力電圧V0の
うちデジタル入力（0000）〜（0111）に対応する
出力電圧の各遷移領域の中点電位に相当すると共
にＤ／Ａ変換出力電圧V0′のうちデジタル入力
（1000）〜（1111）に対応する出力電圧の各遷移
領域の中点電位に相当する。そこで、ラツチ回路
L1〜L15においては、前記基準電圧V1〜V7が各対
応してラツチ回路L1〜L7の一方の入力およびラ
ツチ回路L15〜L9の一方の入力として導かれ、上
記ラツチ回路L1〜L7の他方の入力として前記
Ｄ／Ａ変換出力電圧V0が導かれ、上記ラツチ回
路L15〜L9の他方入力として前記Ｄ／Ａ変換出力
電圧V0′が導かれている。そして、中間のラツチ
回路L8には、Ｄ／Ａ変換出力電圧V0，V0′が導か
れており、これによつてデジタル入力が（0000）
〜（0111）の間は一方の出力電圧V0′を基準電圧
として使用し、デジタル入力が（1000）〜
（1111）の間は他方の出力電圧V0を基準電圧とし
て使用している。
Ｄ／Ａ変換回路５１は前述したように接続される
抵抗R1〜R4、トランジスタQ1、定電流源A5と、
同様に接続される抵抗R1′〜R4′、トランジスタ
Q1′、定電流源A5′とを設け、前述したような電流
スイツチS1〜S4により前記２組の抵抗R1〜R4，
R1′〜R4′の一方を選択して前述したように定電流
源A1〜A4を接続するものである。これによつて、
一方の組のトランジスタQ1のエミツタおよび他
方の組のトランジスタQ1′のエミツタから互いに
対称的に変化するＤ／Ａ変換出力電圧V0，V0′が
得られるようになる。ここで、デジタル入力B1
〜B4と上記出力電圧V0，V0′との関係を第６図に
示す。一方、基準電圧源発生回路５２は、NPN
形トランジスタＱのコレクタ・ベース間に抵抗値
が4Rの補正用抵抗R5を接続し、コレクタを＋VCC
端に接続し、エミツタを直並列抵抗群および電流
値が2Iの定電流源A7を介して接地している。上
記直並列抵抗群は、抵抗値が1/2Ｒ、2R、2R、
2Rの抵抗r1〜r4の直列回路と、抵抗値が3/2Ｒ、
2R、2R、2Rの抵抗r5〜r8の直列回路とを並列接
続したものである。したがつて、上記抵抗r1，r2
の接続点の電圧（＋VCC−VBE−0.5IR）は基準電
圧V1となり、抵抗r5，r6の接続点の電圧（＋VCC
−VBE−1.5IR）は基準電圧V2となる。以下同様
に抵抗r2，r3の接続点は基準電圧V3となり、抵抗
r6，r7の接続点は基準電圧V4となり、抵抗r3，r4
の接続点は基準電圧V5となり、抵抗r7，r8の接続
点は基準電圧V6となり、抵抗r4，r8の接続点は基
準電圧V7となる。これらの基準電圧V1〜V7は、
第６図中に示すようにＤ／Ａ変換出力電圧V0の
うちデジタル入力（0000）〜（0111）に対応する
出力電圧の各遷移領域の中点電位に相当すると共
にＤ／Ａ変換出力電圧V0′のうちデジタル入力
（1000）〜（1111）に対応する出力電圧の各遷移
領域の中点電位に相当する。そこで、ラツチ回路
L1〜L15においては、前記基準電圧V1〜V7が各対
応してラツチ回路L1〜L7の一方の入力およびラ
ツチ回路L15〜L9の一方の入力として導かれ、上
記ラツチ回路L1〜L7の他方の入力として前記
Ｄ／Ａ変換出力電圧V0が導かれ、上記ラツチ回
路L15〜L9の他方入力として前記Ｄ／Ａ変換出力
電圧V0′が導かれている。そして、中間のラツチ
回路L8には、Ｄ／Ａ変換出力電圧V0，V0′が導か
れており、これによつてデジタル入力が（0000）
〜（0111）の間は一方の出力電圧V0′を基準電圧
として使用し、デジタル入力が（1000）〜
（1111）の間は他方の出力電圧V0を基準電圧とし
て使用している。
したがつて、上記デコーダによれば、前記実施
例に比べて少数の基準電圧V1〜V7で済み、ラツ
チ回路L1〜L15の入力電圧レベル範囲はデジタル
入力の（0000）〜（0111）に対応するＤ／Ａ変換
出力電圧レベル範囲で済むので、電源電圧利用効
率が一層向上している。また、基準電圧群発生回
路５２の抵抗群としてr1〜r4およびr5〜r8に２分
割して並列接続しているのは、ラツチ回路L1〜
L15の使用トランジスタのベース電流によつて電
圧比較点の電位がなるべく影響を受けないように
するためである。また、補正用の抵抗R5は、ト
ランジスタQ1のベース電流と抵抗R1〜R4群とに
よる電圧降下およびトランジスタQ1′のベース電
流と抵抗R1′〜R4′群とによる電圧降下によりＤ／
Ａ変換出力電圧V0，V0′に生じる電位誤差に見合
うように、トランジスタQ2のベース電流により
電圧降下を生じさせて基準電圧V1〜V7を補正す
るためのものである。
例に比べて少数の基準電圧V1〜V7で済み、ラツ
チ回路L1〜L15の入力電圧レベル範囲はデジタル
入力の（0000）〜（0111）に対応するＤ／Ａ変換
出力電圧レベル範囲で済むので、電源電圧利用効
率が一層向上している。また、基準電圧群発生回
路５２の抵抗群としてr1〜r4およびr5〜r8に２分
割して並列接続しているのは、ラツチ回路L1〜
L15の使用トランジスタのベース電流によつて電
圧比較点の電位がなるべく影響を受けないように
するためである。また、補正用の抵抗R5は、ト
ランジスタQ1のベース電流と抵抗R1〜R4群とに
よる電圧降下およびトランジスタQ1′のベース電
流と抵抗R1′〜R4′群とによる電圧降下によりＤ／
Ａ変換出力電圧V0，V0′に生じる電位誤差に見合
うように、トランジスタQ2のベース電流により
電圧降下を生じさせて基準電圧V1〜V7を補正す
るためのものである。
上述したように本発明の並列展開型Ｄ／Ａ変換
器用デコーダによれば、電源電圧の利用効率を高
め、使用素子数を減少させ、高速化を図ることが
できる利点がある。
器用デコーダによれば、電源電圧の利用効率を高
め、使用素子数を減少させ、高速化を図ることが
できる利点がある。
第１図は従来の並列展開型Ｄ／Ａ変換器用デコ
ーダを示す構成説明図、第２図は第１図の動作を
説明するために示す電圧波形図、第３図は本発明
に係る並列展開型Ｄ／Ａ変換器用デコーダの一実
施例を示す回路図、第４図は第３図の動作説明の
ために示す電圧波形図、第５図は本発明の他の実
施例を示す回路図、第６図は第５図の動作説明の
ために示す電圧波形図である。 A1〜A7，A1′〜A5′……定電流源、R1〜R4，r1
〜r15，R1′〜R4′……抵抗、S1〜S4……スイツチ、
Q1，Q2，Q1′……トランジスタ。
ーダを示す構成説明図、第２図は第１図の動作を
説明するために示す電圧波形図、第３図は本発明
に係る並列展開型Ｄ／Ａ変換器用デコーダの一実
施例を示す回路図、第４図は第３図の動作説明の
ために示す電圧波形図、第５図は本発明の他の実
施例を示す回路図、第６図は第５図の動作説明の
ために示す電圧波形図である。 A1〜A7，A1′〜A5′……定電流源、R1〜R4，r1
〜r15，R1′〜R4′……抵抗、S1〜S4……スイツチ、
Q1，Q2，Q1′……トランジスタ。
Claims (1)
- １ 複数の抵抗が直列接続されたＤ／Ａ変換用の
抵抗群と、複数個の定電流源と、デジタル入力の
各ビツトの論理レベルに応じてそれぞれ前記複数
個の定電流源と前記抵抗群の各抵抗との接続をス
イツチ制御する複数個のスイツチと、前記抵抗群
の出力端電圧がベースに導かれたトランジスタ
と、このトランジスタのエミツタに接続された定
電流源と、前記抵抗群の電源電圧供給端電圧がベ
ースに導かれたトランジスタと、このトランジス
タのエミツタに一端が接続され直列接続された複
数の抵抗を有する基準電圧群発生用の抵抗群と、
この抵抗群の他端に接続された定電流源とを具備
することを特徴とする並列展開型Ｄ／Ａ変換用デ
コーダ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055963A JPS59181822A (ja) | 1983-03-31 | 1983-03-31 | 並列展開型ｄ／ａ変換器用デコ−ダ |
| DE8484103427T DE3480818D1 (de) | 1983-03-31 | 1984-03-28 | Decodierer fuer einen d/a umsetzer. |
| EP84103427A EP0121234B1 (en) | 1983-03-31 | 1984-03-28 | Decoder for a d/a converter |
| US06/595,439 US4578668A (en) | 1983-03-31 | 1984-03-30 | Decoder for a D/A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055963A JPS59181822A (ja) | 1983-03-31 | 1983-03-31 | 並列展開型ｄ／ａ変換器用デコ−ダ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59181822A JPS59181822A (ja) | 1984-10-16 |
| JPH042013B2 true JPH042013B2 (ja) | 1992-01-16 |
Family
ID=13013734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055963A Granted JPS59181822A (ja) | 1983-03-31 | 1983-03-31 | 並列展開型ｄ／ａ変換器用デコ−ダ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4578668A (ja) |
| EP (1) | EP0121234B1 (ja) |
| JP (1) | JPS59181822A (ja) |
| DE (1) | DE3480818D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1213256B (it) * | 1984-12-13 | 1989-12-14 | Ates Componenti Elettron | Circuito sommatore di correnti, integrato monoliticamente. |
| JPH07118630B2 (ja) * | 1989-06-29 | 1995-12-18 | 三菱電機株式会社 | 乗算用信号処理回路 |
| TW382858B (en) * | 1998-03-10 | 2000-02-21 | Winbond Elelctronics Corp | Device for providing multiple reference voltages |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2264432B1 (ja) * | 1974-03-15 | 1976-12-17 | Thomson Csf | |
| US4016555A (en) * | 1975-04-07 | 1977-04-05 | Tyrrel Sylvan F | Signal converter |
| JPS5347259A (en) * | 1976-10-12 | 1978-04-27 | Hitachi Ltd | Non-linear load circuit |
| US4338592A (en) * | 1980-02-11 | 1982-07-06 | Hybrid Systems Corporation | High accuracy digital-to-analog converter and transient elimination system thereof |
| US4539553A (en) * | 1982-03-30 | 1985-09-03 | Sony Corporation | Digital-to-analog converter of the current-adding type |
-
1983
- 1983-03-31 JP JP58055963A patent/JPS59181822A/ja active Granted
-
1984
- 1984-03-28 EP EP84103427A patent/EP0121234B1/en not_active Expired
- 1984-03-28 DE DE8484103427T patent/DE3480818D1/de not_active Expired - Lifetime
- 1984-03-30 US US06/595,439 patent/US4578668A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0121234A3 (en) | 1987-08-26 |
| EP0121234A2 (en) | 1984-10-10 |
| US4578668A (en) | 1986-03-25 |
| EP0121234B1 (en) | 1989-12-20 |
| DE3480818D1 (de) | 1990-01-25 |
| JPS59181822A (ja) | 1984-10-16 |
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