JPH0420178A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JPH0420178A JPH0420178A JP2125035A JP12503590A JPH0420178A JP H0420178 A JPH0420178 A JP H0420178A JP 2125035 A JP2125035 A JP 2125035A JP 12503590 A JP12503590 A JP 12503590A JP H0420178 A JPH0420178 A JP H0420178A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビジＰン信号等の同期信号をもった映像
信号をＡＤ（アナログ・ディジタル）変換してディジタ
ル信号処理するための映像信号処理装置に関するもので
ある。
信号をＡＤ（アナログ・ディジタル）変換してディジタ
ル信号処理するための映像信号処理装置に関するもので
ある。
従来の技術
近年、アナログ映像信号をＡＤ変換器（以下、ＡＤＣと
記す）によりディジタル映像信号に変換して信号処理す
ることが多い。この際、映像信号のゲインを所定の値に
保つ自動利得制御回路（以下、ＡＧＣと記す）を備えた
映像信号処理装置が必要となる。
記す）によりディジタル映像信号に変換して信号処理す
ることが多い。この際、映像信号のゲインを所定の値に
保つ自動利得制御回路（以下、ＡＧＣと記す）を備えた
映像信号処理装置が必要となる。
以下図面を参照しながら、従来の映像信号処理装置の一
例について説明する。
例について説明する。
第６図は従来の映像信号処理装置のブロック図を示すも
のである。
のである。
まず、アナログ映像信号入力端子６１０にアナログ映像
信号を入力する。そして、積分器６０８の出力する誤差
ゲインだけ可変利得増幅器６０１で補正する。その可変
利得増幅器６０１で所定のゲインに補正されたアナログ
映像信号をＡＤＣ（ＡＤ変換器）６０２で所定の周波数
のクロックにより所定のビット数のディジタル映像信号
に変換する。
信号を入力する。そして、積分器６０８の出力する誤差
ゲインだけ可変利得増幅器６０１で補正する。その可変
利得増幅器６０１で所定のゲインに補正されたアナログ
映像信号をＡＤＣ（ＡＤ変換器）６０２で所定の周波数
のクロックにより所定のビット数のディジタル映像信号
に変換する。
そのディジタル映像信号のシンクレベル、すなわちペデ
スタルレベルからシンクチップレベルを減算した値を検
出回路６０３で検出する。そのシンクレベルと基準値入
力端子６１２に入力する基準シンクレベルとを減算器６
０４で減算し誤差信号を得、さらに、全体のフィードバ
ック系の所定の時定数を設定するために係数回路６０５
で所定の係数倍し、さらにＰＷＭ６０７でパルス幅変調
するために係数回路６０６で所定の係数倍する。この検
出回路６０３．減算器６０４．係数回路６０５．６０６
． 基準値入力端子６１２がゲイン制御回路６０９で
ある。係数回路６０６の出力信号をＰＷＭ６０７でパル
ス幅変調し、さらに積分器６０８で積分することで、可
変利得増幅器８０１で補正するための誤差ゲインを得る
。これにより入力アナログ映像信号のゲインが変動して
も、係数回路６０５で設定した時定数に基づいて誤差ゲ
インはその変動するシンクレベルに追従し、可変利得増
幅器８０１の出力のアナログ映像信号のシンクレベルは
基準シンクレベルと等しくなる。これはシンクレベルの
帰還型Ａ Ｇ Ｃ，すなわちキードＡＧＣと呼ばれるも
のである。これにより入力アナログ映像信号がＡＤＣ６
０２のダイナミックレンジ内に収まり、有効にＡＤ変換
することができる。ただし、このキードＡＧＣは入力信
号のピークレベル（ビークΦツウ・ピーク値）を一定値
にゲイン補正するピークレベルの帰還型ＡＧＣ１すなわ
ちピークＡＧＣと併用するのが普通であるが、ここでは
キードＡＧＣについてのみ述べる。
スタルレベルからシンクチップレベルを減算した値を検
出回路６０３で検出する。そのシンクレベルと基準値入
力端子６１２に入力する基準シンクレベルとを減算器６
０４で減算し誤差信号を得、さらに、全体のフィードバ
ック系の所定の時定数を設定するために係数回路６０５
で所定の係数倍し、さらにＰＷＭ６０７でパルス幅変調
するために係数回路６０６で所定の係数倍する。この検
出回路６０３．減算器６０４．係数回路６０５．６０６
． 基準値入力端子６１２がゲイン制御回路６０９で
ある。係数回路６０６の出力信号をＰＷＭ６０７でパル
ス幅変調し、さらに積分器６０８で積分することで、可
変利得増幅器８０１で補正するための誤差ゲインを得る
。これにより入力アナログ映像信号のゲインが変動して
も、係数回路６０５で設定した時定数に基づいて誤差ゲ
インはその変動するシンクレベルに追従し、可変利得増
幅器８０１の出力のアナログ映像信号のシンクレベルは
基準シンクレベルと等しくなる。これはシンクレベルの
帰還型Ａ Ｇ Ｃ，すなわちキードＡＧＣと呼ばれるも
のである。これにより入力アナログ映像信号がＡＤＣ６
０２のダイナミックレンジ内に収まり、有効にＡＤ変換
することができる。ただし、このキードＡＧＣは入力信
号のピークレベル（ビークΦツウ・ピーク値）を一定値
にゲイン補正するピークレベルの帰還型ＡＧＣ１すなわ
ちピークＡＧＣと併用するのが普通であるが、ここでは
キードＡＧＣについてのみ述べる。
発明が解決しようとする課題
このような従来の映像信号処理装置では、次のような２
つの課題がある。
つの課題がある。
１つは、例えばＰＷＭ６０７でパルス幅変調する際のク
ロック周波数を１３．５ＭＨｚとし、可変利得増幅器６
０１で補正する周期を入力アナログ映像信号の一水平同
期期間（例えばＮＴＳＣ方式の標準テレビジョン信号と
すると６３．５μｓ ｅ ｃ）に１回とすると、６３．
５μｓｅｃは１３．５ＭＨｚのクロックの約８５７クロ
ツクに相当するのでＰＷＭ５０７の入力ダイナミックレ
ンジは１０ｂｉｔ（＝±５１２）に制限され、係数回路
６０５の出力が１３ｂ ｉ ｔとすると係数回路６０６
で１／８倍しなければならず、誤差信号の検出精度が３
ｂｉｔ分だけ落ち、正確にゲイン補正できなくなる。す
なわちゲイン補正精度が、要求される精度とは無関係に
ＰＷＭ６０７で変調する際のクロック周波数により決定
されてしまうという課題である。
ロック周波数を１３．５ＭＨｚとし、可変利得増幅器６
０１で補正する周期を入力アナログ映像信号の一水平同
期期間（例えばＮＴＳＣ方式の標準テレビジョン信号と
すると６３．５μｓ ｅ ｃ）に１回とすると、６３．
５μｓｅｃは１３．５ＭＨｚのクロックの約８５７クロ
ツクに相当するのでＰＷＭ５０７の入力ダイナミックレ
ンジは１０ｂｉｔ（＝±５１２）に制限され、係数回路
６０５の出力が１３ｂ ｉ ｔとすると係数回路６０６
で１／８倍しなければならず、誤差信号の検出精度が３
ｂｉｔ分だけ落ち、正確にゲイン補正できなくなる。す
なわちゲイン補正精度が、要求される精度とは無関係に
ＰＷＭ６０７で変調する際のクロック周波数により決定
されてしまうという課題である。
もう１つは、ゲイン制御回路６０９がディジタル回路で
構成されているために、入力アナログ映像信号のシンク
レベルが基準シンクレベルにゲイン補正された安定した
状態においても、係数回路８０６の出力のＩＬＳＢだけ
の変動は避けられず、例えば入力アナログ映像信号のゲ
インをｌＶｐｐで、ＰＷＭ８０７の入力ｂｉｔ数を１０
ｂｉｔとすると、可変利得増幅器６０１の出力は１１５
１２ＶＰＰ変動する。これはディジタル映像信号出力端
子５１１に出力するディジタル映像信号をＤＡ（ディジ
タル・アナログ）変換してモニタ画面上で見ると、−水
平期間毎の輝度信号のちらつき、いわゆるラインフリッ
カとして目障りなものとなるという課題である。
構成されているために、入力アナログ映像信号のシンク
レベルが基準シンクレベルにゲイン補正された安定した
状態においても、係数回路８０６の出力のＩＬＳＢだけ
の変動は避けられず、例えば入力アナログ映像信号のゲ
インをｌＶｐｐで、ＰＷＭ８０７の入力ｂｉｔ数を１０
ｂｉｔとすると、可変利得増幅器６０１の出力は１１５
１２ＶＰＰ変動する。これはディジタル映像信号出力端
子５１１に出力するディジタル映像信号をＤＡ（ディジ
タル・アナログ）変換してモニタ画面上で見ると、−水
平期間毎の輝度信号のちらつき、いわゆるラインフリッ
カとして目障りなものとなるという課題である。
本発明は上記課題に鑑み、１つめの課題に対してはＰＷ
Ｍ５０７で変調する際のクロック周波数に無関係にゲイ
ン補正精度を自由に設定できる映像信号処理装置を提供
し、２つめの課題に対してはＡＧＣが定常状態に入った
ときには、出力ディジタル映像信号のゲインの変動が無
い映像信号処理装置を提供することを目的とする。
Ｍ５０７で変調する際のクロック周波数に無関係にゲイ
ン補正精度を自由に設定できる映像信号処理装置を提供
し、２つめの課題に対してはＡＧＣが定常状態に入った
ときには、出力ディジタル映像信号のゲインの変動が無
い映像信号処理装置を提供することを目的とする。
課題を解決するための手段
上記目的を達成するために本発明の映像信号処理装置は
、アナログ映像信号のゲインを積分器の出力で補正する
可変利得増幅器と、前記可変利得増幅器の出力を所定の
クロックでディジタル映像信号に変換するＡＤ変換器と
、前記ＡＤ変換器の出力のシンクレベルを検出する検出
回路と、基準シンクレベルと前記検出回路の出力を減算
する減算器と、前記減算器の出力を入力し所定の係数倍
する第１の係数回路と、前記第１の係数回路の出力の最
下位ビットから所定のビット数のみを積分する下位ビッ
ト積分回路と、前記下位ビット積分回路の出力を所定の
係数倍する第２の係数回路と、前記第２の係数回路の出
力をパルス幅変調するパルス幅変調回路と、前記パルス
幅変調回路の出力を積分する前記積分器とを備えたもの
である。
、アナログ映像信号のゲインを積分器の出力で補正する
可変利得増幅器と、前記可変利得増幅器の出力を所定の
クロックでディジタル映像信号に変換するＡＤ変換器と
、前記ＡＤ変換器の出力のシンクレベルを検出する検出
回路と、基準シンクレベルと前記検出回路の出力を減算
する減算器と、前記減算器の出力を入力し所定の係数倍
する第１の係数回路と、前記第１の係数回路の出力の最
下位ビットから所定のビット数のみを積分する下位ビッ
ト積分回路と、前記下位ビット積分回路の出力を所定の
係数倍する第２の係数回路と、前記第２の係数回路の出
力をパルス幅変調するパルス幅変調回路と、前記パルス
幅変調回路の出力を積分する前記積分器とを備えたもの
である。
また本発明は、アナログ映像信号のゲインを積分器の出
力で補正する可変利得増幅器と、前記可変利得増幅器の
出力を所定のクロックでディジタル映像信号に変換する
ＡＤ変換器と、前記ＡＤ変換器の出力のシンクレベルを
検出する検出回路と、基準シンクレベルと前記検出回路
の出力を減算する減算器と、前記減算器の出力を所定の
係数倍する第１の係数回路と、前記第１の係数回路の出
力を所定の係数倍する第２の係数回路と、前記減算器の
出力が所定のレベルの範囲内にあるときパルスを発生す
るパルス発生回路と、前記パルスにより前記第２の係数
回路の出力とゼロレベルを切り換えるスイッチ手段と、
前記スイッチ手段の出力をパルス幅変調するパルス幅変
調回路と、前記パルス幅変調回路の出力を積分する前記
積分器とを備えたものである。
力で補正する可変利得増幅器と、前記可変利得増幅器の
出力を所定のクロックでディジタル映像信号に変換する
ＡＤ変換器と、前記ＡＤ変換器の出力のシンクレベルを
検出する検出回路と、基準シンクレベルと前記検出回路
の出力を減算する減算器と、前記減算器の出力を所定の
係数倍する第１の係数回路と、前記第１の係数回路の出
力を所定の係数倍する第２の係数回路と、前記減算器の
出力が所定のレベルの範囲内にあるときパルスを発生す
るパルス発生回路と、前記パルスにより前記第２の係数
回路の出力とゼロレベルを切り換えるスイッチ手段と、
前記スイッチ手段の出力をパルス幅変調するパルス幅変
調回路と、前記パルス幅変調回路の出力を積分する前記
積分器とを備えたものである。
作用
本発明は上記した構成により、１つめの課題に対しては
、例えば第２の係数回路で１７８して３ｂｉｔ分の信号
を捨ててしまう前にその３ｂｉｔ分の信号だけをディジ
タル的に積分し、そのキャリー信号を上位ビットに加算
することにより第２の係数回路で１７８しても下位ビッ
トの信号を上位ビットに反映させているので誤差信号の
検出精度を落とすことなく正確にゲイン補正できる。
、例えば第２の係数回路で１７８して３ｂｉｔ分の信号
を捨ててしまう前にその３ｂｉｔ分の信号だけをディジ
タル的に積分し、そのキャリー信号を上位ビットに加算
することにより第２の係数回路で１７８しても下位ビッ
トの信号を上位ビットに反映させているので誤差信号の
検出精度を落とすことなく正確にゲイン補正できる。
２つめの課題に対しては、減算器の出力である誤差信号
が所定のレベルの範囲に収まったとき、すなわちＡＧＣ
が定常状態になったときにはＰＷＭの入力をゼロに固定
することにより可変利得増幅器の出力であるアナログ映
像信号のゲインは全く変動しないのでモニタ画面上で見
てもラインフリッカは生じない。
が所定のレベルの範囲に収まったとき、すなわちＡＧＣ
が定常状態になったときにはＰＷＭの入力をゼロに固定
することにより可変利得増幅器の出力であるアナログ映
像信号のゲインは全く変動しないのでモニタ画面上で見
てもラインフリッカは生じない。
実施例
以下、本発明の一実施例の映像信号処理装置について、
図面を参照しながら説明する。
図面を参照しながら説明する。
ただし、第６図に示した従来の映像信号処理装置と同じ
構成要素には同一符号を付け、またその動作の説明は省
略する。
構成要素には同一符号を付け、またその動作の説明は省
略する。
第１図は本発明の第１の実施例における映像信号処理装
置のブロック図を示すものである。
置のブロック図を示すものである。
第２図は、第１図の映像信号処理装置の中にある下位ビ
ット積分回路１０１のブロック図を示すものである。
ット積分回路１０１のブロック図を示すものである。
係数回路６０５の出力を下位ビット積分回路１０１で所
定の下位ビットのみを積分し、そのキャリー出力を上位
ビットに加算した誤差信号を出力する。その下位ビット
積分回路１０１の出力を係数回路６０６で所定の係数倍
する。この検出回路６０３、減算器６ｏ４．係数回路６
０５．下位ビット積分回路１０１．係数回路６０６．基
準値入力端子θ１２がゲイン制御回路１０２である。下
位ビット積分回路１０１で積分する下位ビット数は係数
回路６０６で捨てる下位ビット数と一致していて、例え
ば係数回路６０６で１７８するときは下位ビット積分回
路１０１で下位３ｂｉｔを積分し、同様に１／４のとき
は下位２ｂｉｔを積分し、１／１Ｂのときは下位４ｂｉ
ｔを積分する。
定の下位ビットのみを積分し、そのキャリー出力を上位
ビットに加算した誤差信号を出力する。その下位ビット
積分回路１０１の出力を係数回路６０６で所定の係数倍
する。この検出回路６０３、減算器６ｏ４．係数回路６
０５．下位ビット積分回路１０１．係数回路６０６．基
準値入力端子θ１２がゲイン制御回路１０２である。下
位ビット積分回路１０１で積分する下位ビット数は係数
回路６０６で捨てる下位ビット数と一致していて、例え
ば係数回路６０６で１７８するときは下位ビット積分回
路１０１で下位３ｂｉｔを積分し、同様に１／４のとき
は下位２ｂｉｔを積分し、１／１Ｂのときは下位４ｂｉ
ｔを積分する。
この下位ビット積分回路１０１を含めてゲイン制御回路
１０２とする。
１０２とする。
ここで下位ビット積分回路１０１について第６図を用い
て説明する。下位ビット積分回路１０１の入力、すなわ
ち入力端子２０４に入力する信号と遅延回路２０３の出
力とを加算器２０１で加算する。加算器２０１の出力を
下位ビット抜取り器２０２に入力医 最下位ビットから
所定のビット数を抜き取る。所定のビット数とは、前記
した下位ビット積分器１０１で積分する下位ビット数で
ある。その下位ビット抜取り器２０２の出力を遅延回路
２０３で所定の期間だけ遅延させる。所定の遅延とは可
変利得増幅器６０１で補正する周期と一致していて１水
平開期期間である。加算器２０１の出力を出力端子２０
５に出力し、これが下位ビット積分回路１０１の出力で
ある。
て説明する。下位ビット積分回路１０１の入力、すなわ
ち入力端子２０４に入力する信号と遅延回路２０３の出
力とを加算器２０１で加算する。加算器２０１の出力を
下位ビット抜取り器２０２に入力医 最下位ビットから
所定のビット数を抜き取る。所定のビット数とは、前記
した下位ビット積分器１０１で積分する下位ビット数で
ある。その下位ビット抜取り器２０２の出力を遅延回路
２０３で所定の期間だけ遅延させる。所定の遅延とは可
変利得増幅器６０１で補正する周期と一致していて１水
平開期期間である。加算器２０１の出力を出力端子２０
５に出力し、これが下位ビット積分回路１０１の出力で
ある。
第３図は本発明の第２の実施例における映像信号処理装
置のブロック図を示すものである。
置のブロック図を示すものである。
減算器６０４の出力である誤差信号をパルス発生回路３
０２に入力し、例えば、誤差信号が±４−ステップの範
囲内にあればＡＧＣが保持モードであると定義し、出力
であるパルスをハイレベルとする。±４ステップの範囲
外にあればパルスをローレベルとする。スイッチ手段３
０１には、係数回路６０６の出力とゼロレベル入力端子
３０４に入力するゼロレベルとを入力し、パルスがロー
レベルのときは係数回路６０６の出力をスイッチ手段３
０１の出力とし、ハイレベルのとき、すなわち保持モー
ドのときはゼロレベル入力端子３０４側に切り換える。
０２に入力し、例えば、誤差信号が±４−ステップの範
囲内にあればＡＧＣが保持モードであると定義し、出力
であるパルスをハイレベルとする。±４ステップの範囲
外にあればパルスをローレベルとする。スイッチ手段３
０１には、係数回路６０６の出力とゼロレベル入力端子
３０４に入力するゼロレベルとを入力し、パルスがロー
レベルのときは係数回路６０６の出力をスイッチ手段３
０１の出力とし、ハイレベルのとき、すなわち保持モー
ドのときはゼロレベル入力端子３０４側に切り換える。
これらのパルス発生回路３０２゜スイッチ手段３０１．
ゼロレベル入力端子３０４も含めてゲイン制御回路３０
３とする。
ゼロレベル入力端子３０４も含めてゲイン制御回路３０
３とする。
第４図は本発明の第３の実施例における映像信号処理装
置のブロック図を示すものである。
置のブロック図を示すものである。
第２の実施例と異なるのは可変利得増幅器４゜１および
積分器４０２がディジタル回路で構成されることである
が、その動作はアナログ回路で構成するときと同様であ
る。例えば可変利得増幅器４０１は乗算器で実現できる
。ディジタル回路で構成することで、誤差ゲインをアナ
ログ信号とするためのＰＷＭは必要としない。
積分器４０２がディジタル回路で構成されることである
が、その動作はアナログ回路で構成するときと同様であ
る。例えば可変利得増幅器４０１は乗算器で実現できる
。ディジタル回路で構成することで、誤差ゲインをアナ
ログ信号とするためのＰＷＭは必要としない。
第５図は本発明の第４の実施例における映像信号処理装
置のブロック図を示すものである。本実施例は、第１の
実施例の下位ビット積分回路１０１と、第２の実施例の
スイッチ手段２０１とパルス発生回路２０２とゼロレベ
ル入力端子２０４をあわせて構成したものである。した
がって、この第４の実施例は、第１の実施例におけるＰ
ＷＭ６０７で変調する際のクロック周波数に無関係にゲ
イン補正精度を自由に設定できるという効果と、第２の
実施例におけるＡＧＣが定常状態になったときにはＰＷ
Ｍ６０７の入力をゼロに固定することにより可変利得増
幅器６０１の出力であるアナログ映像信号のゲインは全
く変動しないという効果を併せ持った映像信号処理装置
である。
置のブロック図を示すものである。本実施例は、第１の
実施例の下位ビット積分回路１０１と、第２の実施例の
スイッチ手段２０１とパルス発生回路２０２とゼロレベ
ル入力端子２０４をあわせて構成したものである。した
がって、この第４の実施例は、第１の実施例におけるＰ
ＷＭ６０７で変調する際のクロック周波数に無関係にゲ
イン補正精度を自由に設定できるという効果と、第２の
実施例におけるＡＧＣが定常状態になったときにはＰＷ
Ｍ６０７の入力をゼロに固定することにより可変利得増
幅器６０１の出力であるアナログ映像信号のゲインは全
く変動しないという効果を併せ持った映像信号処理装置
である。
発明の効果
以上述べてきたように、本発明によれば、下位ビット積
分回路１０１を備えることにより、係数回路６０６で所
定の係数倍して最下位ビットから所定のビット数分の信
号を捨ててしまう前にそのビット数分の信号だけをディ
ジタル的に積分し、そのキャリー信号を上位ビットに加
算することにより係数回路６０６で係数倍しても下位ビ
ットの信号を上位ビットに反映させているので、誤差信
号の検出精度を落とすことなく正確にゲイン補正できる
。すなわち、ＰＷＭ６０７で変調する際のクロック周波
数に無関係にゲイン補正精度を自由に設定できる。
分回路１０１を備えることにより、係数回路６０６で所
定の係数倍して最下位ビットから所定のビット数分の信
号を捨ててしまう前にそのビット数分の信号だけをディ
ジタル的に積分し、そのキャリー信号を上位ビットに加
算することにより係数回路６０６で係数倍しても下位ビ
ットの信号を上位ビットに反映させているので、誤差信
号の検出精度を落とすことなく正確にゲイン補正できる
。すなわち、ＰＷＭ６０７で変調する際のクロック周波
数に無関係にゲイン補正精度を自由に設定できる。
また、パルス発生回路３０２、スイッチ手段３０１、ゼ
ロレベル入力端子３０４を備えることにより、減算器６
０４の出力である誤差信号が所定のレベルの範囲内に収
まったとき、すなわちゲイン補正が定常状態になったと
きにはＰＷＭ６０７の入力をゼロに固定することにより
可変利得増幅器６０１の出力であるアナログ映像信号の
ゲインは全く変動しないのでモニタ画面上で見てもライ
ンフリッカは生じない。
ロレベル入力端子３０４を備えることにより、減算器６
０４の出力である誤差信号が所定のレベルの範囲内に収
まったとき、すなわちゲイン補正が定常状態になったと
きにはＰＷＭ６０７の入力をゼロに固定することにより
可変利得増幅器６０１の出力であるアナログ映像信号の
ゲインは全く変動しないのでモニタ画面上で見てもライ
ンフリッカは生じない。
このように映像信号をディジタル信号処理する際には極
めて有用であり、工業的価値は大きい。
めて有用であり、工業的価値は大きい。
【図面の簡単な説明】
第１図は本発明の第１の実施例の映像信号処理装置のブ
ロック図、第２図は第１および第４の実施例における下
位ビット積分回路のブロック図、第３図は本発明の第２
の実施例の映像信号処理装置のブロック図、第４図は本
発明の第３の実施例の映像信号処理装置のブロック図、
第５図は本発明の第４の実施例の映像信号処理装置のブ
ロック図、第６図は従来の映像信号処理装置のブロック
図である。 １０１・・・下位ビット積分回路、 １０２，３０３
．４０３，５０１・・・ゲイン制御回路、 ２０１・
・・加算器、 ２０２・・・下位ビット抜取り器、２
０３・・・遅延回路、 ３０１・・・スイッチ手段、
３０２・・・パルス発生回路、 ３０４・・・ゼロレ
ベル入力端子、 ４０１．６０１・・・可変利得増幅
器、４０８．６０２・・・積分器、 ６０２・・・Ａ
ＤＣ１６０３・・・検出回路、 ６０４・・・減算器
、 ６０５゜６０６・・・係数回路、 ６０７・・
・ＰＷＭ。
ロック図、第２図は第１および第４の実施例における下
位ビット積分回路のブロック図、第３図は本発明の第２
の実施例の映像信号処理装置のブロック図、第４図は本
発明の第３の実施例の映像信号処理装置のブロック図、
第５図は本発明の第４の実施例の映像信号処理装置のブ
ロック図、第６図は従来の映像信号処理装置のブロック
図である。 １０１・・・下位ビット積分回路、 １０２，３０３
．４０３，５０１・・・ゲイン制御回路、 ２０１・
・・加算器、 ２０２・・・下位ビット抜取り器、２
０３・・・遅延回路、 ３０１・・・スイッチ手段、
３０２・・・パルス発生回路、 ３０４・・・ゼロレ
ベル入力端子、 ４０１．６０１・・・可変利得増幅
器、４０８．６０２・・・積分器、 ６０２・・・Ａ
ＤＣ１６０３・・・検出回路、 ６０４・・・減算器
、 ６０５゜６０６・・・係数回路、 ６０７・・
・ＰＷＭ。
Claims (4)
- （１）アナログ映像信号のゲインを積分器の出力で補正
する可変利得増幅器と、 前記可変利得増幅器の出力を所定のクロックでディジタ
ル映像信号に変換するＡＤ変換器と、前記ＡＤ変換器の
出力のペデスタルレベルからシンクチップレベルを減算
した値であるシンクレベルを検出する検出回路と、 基準シンクレベルと前記検出回路の出力を減算する減算
器と、 前記減算器の出力を入力し所定の係数倍する第１の係数
回路と、 前記第１の係数回路の出力の最下位ビットから所定のビ
ット数のみを積分する下位ビット積分回路と、 前記下位ビット積分回路の出力を所定の係数倍する第２
の係数回路と、 前記第２の係数回路の出力をパルス幅変調するパルス幅
変調回路と、 前記パルス幅変調回路の出力を積分する前記積分器とを
備えた映像信号処理装置。 - （２）アナログ映像信号のゲインを積分器の出力で補正
する可変利得増幅器と、 前記可変利得増幅器の出力を所定のクロックでディジタ
ル映像信号に変換するＡＤ変換器と、前記ＡＤ変換器の
出力のシンクレベルを検出する検出回路と、 基準シンクレベルと前記検出回路の出力を減算する減算
器と、 前記減算器の出力を所定の係数倍する第１の係数回路と
、 前記第１の係数回路の出力を所定の係数倍する第２の係
数回路と、 前記減算器の出力が所定のレベルの範囲内にあるときパ
ルスを発生するパルス発生回路と、前記パルスにより前
記第２の係数回路の出力とゼロレベルを切り換えるスイ
ッチ手段と、 前記スイッチ手段の出力をパルス幅変調するパルス幅変
調回路と、 前記パルス幅変調回路の出力を積分する前記積分器とを
備えた映像信号処理装置。 - （３）アナログ映像信号を所定のクロックでディジタル
映像信号に変換するＡＤ変換器と、 前記ＡＤ変換器の出力のゲインを積分器の出力で補正す
る可変利得増幅器と、 前記可変利得増幅器の出力のシンクレベルを検出する検
出回路と、 基準シンクレベルと前記検出回路の出力を減算する減算
器と、 前記減算器の出力を所定の係数倍する第１の係数回路と
、 前記第１の係数回路の出力を所定の係数倍する第２の係
数回路と、 前記減算器の出力が所定のレベルの範囲内にあるときパ
ルスを発生するパルス発生回路と、前記パルスにより前
記第２の係数回路の出力とゼロレベルを切り換えるスイ
ッチ手段と、 前記スイッチ手段の出力を積分する前記積分器とを備え
た映像信号処理装置。 - （４）アナログ映像信号のゲインを積分器の出力で補正
する可変利得増幅器と、 前記可変利得増幅器の出力を所定のクロックでディジタ
ル映像信号に変換するＡＤ変換器と、前記ＡＤ変換器の
出力のシンクレベルを検出する検出回路と、 基準シンクレベルと前記検出回路の出力を減算する減算
器と、 前記減算器の出力を入力し所定の係数倍する第１の係数
回路と、 前記第１の係数回路の出力の最下位ビットから所定のビ
ット数のみを積分する下位ビット積分回路と、 前記下位ビット積分回路の出力を所定の係数倍する第２
の係数回路と、 前記減算器の出力が所定のレベルの範囲内にあるときパ
ルスを発生するパルス発生回路と、前記パルスにより前
記第２の係数回路の出力とゼロレベルを切り換えるスイ
ッチ手段と、 前記スイッチ手段の出力をパルス幅変調するパルス幅変
調回路と、 前記パルス幅変調回路の出力を積分する前記積分器とを
備えた映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2125035A JPH0420178A (ja) | 1990-05-15 | 1990-05-15 | 映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2125035A JPH0420178A (ja) | 1990-05-15 | 1990-05-15 | 映像信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0420178A true JPH0420178A (ja) | 1992-01-23 |
Family
ID=14900236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2125035A Pending JPH0420178A (ja) | 1990-05-15 | 1990-05-15 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0420178A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195133B1 (en) | 1997-01-17 | 2001-02-27 | Samsung Elctronics Co., Ltd. | Digital automatic gain control (AGC) circuit |
| JP2020198592A (ja) * | 2019-06-05 | 2020-12-10 | 三菱電機特機システム株式会社 | 送信電力制御回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201776A (ja) * | 1984-03-27 | 1985-10-12 | Toshiba Corp | 自動等化器 |
| JPS63164767A (ja) * | 1986-12-26 | 1988-07-08 | Matsushita Electric Ind Co Ltd | テレビジヨン映像信号制御装置 |
-
1990
- 1990-05-15 JP JP2125035A patent/JPH0420178A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60201776A (ja) * | 1984-03-27 | 1985-10-12 | Toshiba Corp | 自動等化器 |
| JPS63164767A (ja) * | 1986-12-26 | 1988-07-08 | Matsushita Electric Ind Co Ltd | テレビジヨン映像信号制御装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6195133B1 (en) | 1997-01-17 | 2001-02-27 | Samsung Elctronics Co., Ltd. | Digital automatic gain control (AGC) circuit |
| JP2020198592A (ja) * | 2019-06-05 | 2020-12-10 | 三菱電機特機システム株式会社 | 送信電力制御回路 |
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