JPH03102974A - 映像信号処理装置 - Google Patents
映像信号処理装置Info
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- JPH03102974A JPH03102974A JP1241264A JP24126489A JPH03102974A JP H03102974 A JPH03102974 A JP H03102974A JP 1241264 A JP1241264 A JP 1241264A JP 24126489 A JP24126489 A JP 24126489A JP H03102974 A JPH03102974 A JP H03102974A
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- output
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- coefficient
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、テレビジロン信号等の同期信号をもった映像
信号をＡＤ（アナログ●ディジタル）変換してディジタ
ル信号処理するための映像信号処理装置に関するもので
ある。
信号をＡＤ（アナログ●ディジタル）変換してディジタ
ル信号処理するための映像信号処理装置に関するもので
ある。
従来の技術
近年、アナログ映像信号をＡＤ変換器（以下、ＡＤＣと
記す）によりディジタル映像信号に変換して信号処理す
ることが多い。この際、映像信号の直流成分を所定の値
に保つクランブ回路を備えた映像信号処理装置が必要と
なる。
記す）によりディジタル映像信号に変換して信号処理す
ることが多い。この際、映像信号の直流成分を所定の値
に保つクランブ回路を備えた映像信号処理装置が必要と
なる。
以下図面を参照しながら、従来の映像信号処理装置の一
例について説明する。
例について説明する。
第５図は、従来の映像信号処理装置のブロック図を示す
ものである。
ものである。
第５図において、５０１は直流レベル補正回路、５０２
はＡＤＣ，５０３はシンクチップ検出回路、５０４は減
算器，５ ０ ５ ，５ ０ ６は係数回路、５０７は
パルス幅変調回路（以下、ＰＷＭと記す）、５０８は積
分器、５０９はクランプ制御回路、５１０はアナログ映
像信号入力端子、５１１はディジタル映像信号出力端子
、５１２は基準シンクチップレベル入力端子である。
はＡＤＣ，５０３はシンクチップ検出回路、５０４は減
算器，５ ０ ５ ，５ ０ ６は係数回路、５０７は
パルス幅変調回路（以下、ＰＷＭと記す）、５０８は積
分器、５０９はクランプ制御回路、５１０はアナログ映
像信号入力端子、５１１はディジタル映像信号出力端子
、５１２は基準シンクチップレベル入力端子である。
以上のように構成された映像信号処理装置について、以
下その動作について説明する。
下その動作について説明する。
まず、アナログ映像信号入力端子５１０にアナログ映像
信号を入力する。そして、積分器５０８の出力する誤差
直流レベルだけ直流レベル補正回路５０１で補正する。
信号を入力する。そして、積分器５０８の出力する誤差
直流レベルだけ直流レベル補正回路５０１で補正する。
その直流レベル補正回路５０１で所定の直流レベルに補
正されたアナログ映像信号をＡＤＣ５０２で所定の周波
数のクロックで所定のビット数のディジタル映像信号に
変換する。そのディジタル映像信号のシンクチップレベ
ルをシンクチップ検出回路５０３で検出する。そのシン
クチップレベルと基準シンクチップレベル入力端子５１
２に入力する基準シンクチップレベルとを減算器５０４
で減算し誤差信号を得、さらに、全体のフィードバック
系の所定の時定数を設定するために係数回路５０５で所
定の係数倍し、さらにＰＷＭ５０７でパルス幅変調する
ために係数回路５０８で所定の係数倍する。このシンク
チップ検出回路５０３，減算器５０４，係数回路５０５
，５０６，基準シンクチップレベル入力端子５１２がク
ランプ制御回路５０９である。係数回路の出力信号をＰ
ＷＭ５０７でパルス幅変調し、さらに積分器５０８で積
分することで、直流レベル補正回路５０１で補正するた
めの誤差直流レベルを得る。これにより入力アナログ映
像信号の直流レベルが変動しても、係数回路５０５で設
定した時定数に基づいて誤差直流レベルはその変動する
シンクチップレベルに追従し、直流レベル補正回路５０
１の出力のアナログ映像信号のシンクチップの直流レベ
ルは基準シンクチップレベルと等しくなる。これは、い
わゆる帰還型シンクチップクランプである。これにより
入力アナログ映像信号がＡＤＣのダイナミックレンジ内
に収まり、有効にＡＤ変換することができる。
正されたアナログ映像信号をＡＤＣ５０２で所定の周波
数のクロックで所定のビット数のディジタル映像信号に
変換する。そのディジタル映像信号のシンクチップレベ
ルをシンクチップ検出回路５０３で検出する。そのシン
クチップレベルと基準シンクチップレベル入力端子５１
２に入力する基準シンクチップレベルとを減算器５０４
で減算し誤差信号を得、さらに、全体のフィードバック
系の所定の時定数を設定するために係数回路５０５で所
定の係数倍し、さらにＰＷＭ５０７でパルス幅変調する
ために係数回路５０８で所定の係数倍する。このシンク
チップ検出回路５０３，減算器５０４，係数回路５０５
，５０６，基準シンクチップレベル入力端子５１２がク
ランプ制御回路５０９である。係数回路の出力信号をＰ
ＷＭ５０７でパルス幅変調し、さらに積分器５０８で積
分することで、直流レベル補正回路５０１で補正するた
めの誤差直流レベルを得る。これにより入力アナログ映
像信号の直流レベルが変動しても、係数回路５０５で設
定した時定数に基づいて誤差直流レベルはその変動する
シンクチップレベルに追従し、直流レベル補正回路５０
１の出力のアナログ映像信号のシンクチップの直流レベ
ルは基準シンクチップレベルと等しくなる。これは、い
わゆる帰還型シンクチップクランプである。これにより
入力アナログ映像信号がＡＤＣのダイナミックレンジ内
に収まり、有効にＡＤ変換することができる。
発明が解決しようとする課題
このような従来の映像信号処理装置では、次のような２
つの課題がある。
つの課題がある。
１つは、例えばＰＷＭ５０７でパルス幅変調する際のク
ロック周波数を１３．５ＭＨｚとし、直流レベル補正回
路５０１で補正する周期を入力アナログ映像信号の一水
平同期期間（例えばＮＴＳＣ方式の標準テレビジＢン信
号とすると６３．５μｓｅｃ）に一回とすると、６３．
５μｓｅｃは１３．５ＭＨｚのクロツクの約８５７クロ
ックに相当するのでＰＷＭ５０７の入力ダイナミックレ
ンジは■ｏ ｂｉｔ（＝±５１２）に制限され、係数回
路５０５の出力が１３ｂｉｔとすると係数回路５０６で
１／８倍しなければならず、誤差信号の検出精度が３
ｂｉｔ分だけ落ち、正確にクランプできなくなる。即ち
クランプ精度が、要求される精度とは無関係にＰＷＭ５
０７で変調する際のクロック周波数により決定されてし
まうという課題である。
ロック周波数を１３．５ＭＨｚとし、直流レベル補正回
路５０１で補正する周期を入力アナログ映像信号の一水
平同期期間（例えばＮＴＳＣ方式の標準テレビジＢン信
号とすると６３．５μｓｅｃ）に一回とすると、６３．
５μｓｅｃは１３．５ＭＨｚのクロツクの約８５７クロ
ックに相当するのでＰＷＭ５０７の入力ダイナミックレ
ンジは■ｏ ｂｉｔ（＝±５１２）に制限され、係数回
路５０５の出力が１３ｂｉｔとすると係数回路５０６で
１／８倍しなければならず、誤差信号の検出精度が３
ｂｉｔ分だけ落ち、正確にクランプできなくなる。即ち
クランプ精度が、要求される精度とは無関係にＰＷＭ５
０７で変調する際のクロック周波数により決定されてし
まうという課題である。
もう１つは、クランブ制御回路５０９がディジタル回路
で構成されているために、入力アナログ映像信号のシン
クチップレベルが基準シンクチップレベルにクランプさ
れた安定した状態においても、係数回路５０６の出力の
Ｉ Ｌ Ｓ Ｂ （ｉｅａｓｔ ｓｌｇ−ｎｌｆｌｃａ
ｎｔ ｂｉｔ）だけの変動は避けられず、例えば入力ア
ナログ映像信号のゲインをＩ Ｖ ＰＰ（ｐｅａ−ｋ
ｔｏ ｐｅａｋ）で、ＰＷＭ５０７の入力ｂａｔ数を
ｌＯｂｌｔとすると、直流レベル補正回路５０１の出力
は！／５１２ Ｖ ＰＰ変動する。これはディジタル
映像信号出力端子５１１に出力するディジタル映像信号
をＤＡ（ディジタル●アナログ）変換してモニタ上で見
ると、一水平期間毎の輝度信号のちらつき、いわゆるラ
インフリッカとして目障りなものとなるという課題であ
る。
で構成されているために、入力アナログ映像信号のシン
クチップレベルが基準シンクチップレベルにクランプさ
れた安定した状態においても、係数回路５０６の出力の
Ｉ Ｌ Ｓ Ｂ （ｉｅａｓｔ ｓｌｇ−ｎｌｆｌｃａ
ｎｔ ｂｉｔ）だけの変動は避けられず、例えば入力ア
ナログ映像信号のゲインをＩ Ｖ ＰＰ（ｐｅａ−ｋ
ｔｏ ｐｅａｋ）で、ＰＷＭ５０７の入力ｂａｔ数を
ｌＯｂｌｔとすると、直流レベル補正回路５０１の出力
は！／５１２ Ｖ ＰＰ変動する。これはディジタル
映像信号出力端子５１１に出力するディジタル映像信号
をＤＡ（ディジタル●アナログ）変換してモニタ上で見
ると、一水平期間毎の輝度信号のちらつき、いわゆるラ
インフリッカとして目障りなものとなるという課題であ
る。
本発明は上記課題に鑑み、１つめの課題に対してはＰＷ
Ｍ５０７で変調する際のクロック周波数に無関係にクラ
ンプ精度を自由に設定できる映像信号処理装置を提供し
、２つめの課題に対しては帰還型シンクチップクランプ
が定常状態に入ったときには、出力ディジタル映像信号
の直流レベルの変動がない映像信号処理装置を提供する
ことを目的とするものである。
Ｍ５０７で変調する際のクロック周波数に無関係にクラ
ンプ精度を自由に設定できる映像信号処理装置を提供し
、２つめの課題に対しては帰還型シンクチップクランプ
が定常状態に入ったときには、出力ディジタル映像信号
の直流レベルの変動がない映像信号処理装置を提供する
ことを目的とするものである。
課題を解決するための手段
本発明は上記目的を達戒するため、アナログ映像信号の
直流レベルを積分器の出力で補正する直流レベル補正回
路と、前記直流レベル補正回路の出力を所定のクロック
でディジタル映像信号に変換するＡＤ変換器と、前記Ａ
Ｄ変換器の出力のシンクチップレベルを検出するシンク
チップ検出回路と、基準シンクチップレベルと前記シン
クチップ検出回路の出力を減算する減算器と、前記減算
器の出力を入力し所定の係数倍する第１の係数回路と、
前記第１の係数回路の出力の最下位ビットから所定のビ
ット数のみを積分する下位ビット積分回路と、前記下位
ビット積分回路の出力を所定の係数倍する第２の係数回
路と、前記第２の係数回路の出力をパルス幅変調するパ
ルス幅変調回路と、前記パルス幅変調回路の出力を積分
する積分器とを備えたものである。
直流レベルを積分器の出力で補正する直流レベル補正回
路と、前記直流レベル補正回路の出力を所定のクロック
でディジタル映像信号に変換するＡＤ変換器と、前記Ａ
Ｄ変換器の出力のシンクチップレベルを検出するシンク
チップ検出回路と、基準シンクチップレベルと前記シン
クチップ検出回路の出力を減算する減算器と、前記減算
器の出力を入力し所定の係数倍する第１の係数回路と、
前記第１の係数回路の出力の最下位ビットから所定のビ
ット数のみを積分する下位ビット積分回路と、前記下位
ビット積分回路の出力を所定の係数倍する第２の係数回
路と、前記第２の係数回路の出力をパルス幅変調するパ
ルス幅変調回路と、前記パルス幅変調回路の出力を積分
する積分器とを備えたものである。
また本発明は、アナログ映像信号の直流レベルを積分器
の出力で補正する直流レベル補正回路と、前記直流レベ
ル補正回路の出力を所定のクロックでディジタル映像信
号に変換するＡＤ変換器と、前記ＡＤ変換器の出力のシ
ンクチップレベルを検出するシンクチップ検出回路と、
基準シンクチップレベルと前記シンクチップ検出回路の
出力を減算する減算器と、前記減算器の出力を所定の係
数倍する第１の係数回路と、前記第１の係数回路の出力
を所定の係数倍する第２の係数回路と、前記減算器の出
力が所定のレベルの範囲内にあるときパルスを発生する
パルス発生回路と、前記パルスにより前記第２の係数回
路の出力とゼロレベルを切り換えるスイッチ手段と、前
記スイッチ手段の出力をパルス幅変調するパルス幅変調
回路と、前記パルス幅変調回路の出力を積分する積分器
とを備えたものである。
の出力で補正する直流レベル補正回路と、前記直流レベ
ル補正回路の出力を所定のクロックでディジタル映像信
号に変換するＡＤ変換器と、前記ＡＤ変換器の出力のシ
ンクチップレベルを検出するシンクチップ検出回路と、
基準シンクチップレベルと前記シンクチップ検出回路の
出力を減算する減算器と、前記減算器の出力を所定の係
数倍する第１の係数回路と、前記第１の係数回路の出力
を所定の係数倍する第２の係数回路と、前記減算器の出
力が所定のレベルの範囲内にあるときパルスを発生する
パルス発生回路と、前記パルスにより前記第２の係数回
路の出力とゼロレベルを切り換えるスイッチ手段と、前
記スイッチ手段の出力をパルス幅変調するパルス幅変調
回路と、前記パルス幅変調回路の出力を積分する積分器
とを備えたものである。
作用
本発明は上記した構成により、例えば第２の係数回路で
１／８して３ｂｉｔ分の信号を捨ててしまう前に、その
３ ｂｉｔ分の信号だけをディジタル的に積分し、その
キャリー信号を上位ビットに加算することにより第２の
係数回路で１７８しても下位ビットの信号を上位ビット
に反映させているので、誤差信号の検出精度を落とすこ
となく正確にクランプできる。
１／８して３ｂｉｔ分の信号を捨ててしまう前に、その
３ ｂｉｔ分の信号だけをディジタル的に積分し、その
キャリー信号を上位ビットに加算することにより第２の
係数回路で１７８しても下位ビットの信号を上位ビット
に反映させているので、誤差信号の検出精度を落とすこ
となく正確にクランプできる。
また、減算器の出力である誤差信号が所定のレベルの範
囲に収まったとき、即ちクランブが定常状態になったと
きにはＰＷＭの入力をゼロに固定することにより、直流
レベル補正回路の出力であるアナログ映像信号の直流レ
ベルは全く変動しないので、モニタ上で見てもラインフ
リッカは生じない。
囲に収まったとき、即ちクランブが定常状態になったと
きにはＰＷＭの入力をゼロに固定することにより、直流
レベル補正回路の出力であるアナログ映像信号の直流レ
ベルは全く変動しないので、モニタ上で見てもラインフ
リッカは生じない。
実施例
以下、本発明の一実施例の映像信号処理装置について、
図面を参照しながら説明する。
図面を参照しながら説明する。
ただし、第５図に示した従来の映像信号処理装置と同じ
構成要素には同一符号を付け、またその動作の説明は省
略する。
構成要素には同一符号を付け、またその動作の説明は省
略する。
第１図は、本発明の第１の実施例における映像信号処理
装置のブロック図を示すものである。第１図において、
５０１は直流レベル補正回路、５０２はＡＤＣ，５０３
はシンクチップ検出回路、５０４は減算器、５０５．５
０６は係数回路、１０１は下位ビット積分回路、５０７
はＰＷＭ，５０８は積分器、１０２はクランブ制御回路
、５１０はアナログ映像信号入力端子、５ｌ１はディジ
タル映像信号出力端子、５１２は基準シンクチップレベ
ル入力端子である。
装置のブロック図を示すものである。第１図において、
５０１は直流レベル補正回路、５０２はＡＤＣ，５０３
はシンクチップ検出回路、５０４は減算器、５０５．５
０６は係数回路、１０１は下位ビット積分回路、５０７
はＰＷＭ，５０８は積分器、１０２はクランブ制御回路
、５１０はアナログ映像信号入力端子、５ｌ１はディジ
タル映像信号出力端子、５１２は基準シンクチップレベ
ル入力端子である。
第６図は、第１図の映像信号処理装置の中にある下位ビ
ット積分回路のブロック図を示すものである。第６図に
おいて、６０ｌは加算器、６０２は下位ビット抜取器、
６０３は遅延回路、６０４は入力端子、６０５は出力端
子である。
ット積分回路のブロック図を示すものである。第６図に
おいて、６０ｌは加算器、６０２は下位ビット抜取器、
６０３は遅延回路、６０４は入力端子、６０５は出力端
子である。
以上のように構成された映像信号処理装置について、以
下、第１図と第６図を用いてその動作を説明する。
下、第１図と第６図を用いてその動作を説明する。
係数回路５０５の出力を下位ビット積分回路１０ｌで所
定の下位ビットのみを積分し、そのキャリー出力を上位
ビットに加算した誤差信号を出力する。その下位ビット
積分回路１０１の出力を係数回路５０６で所定の係数倍
する。このシンクチップ検出回路５０３，減算器５０４
，係数回路５０５， 下位ビット積分回路１０１，係
数回路５０６，基準シンクチップレベル入力端子５１２
がクランプ制御回路１０２である。下位ビット積分回路
１０１で積分する下位ビット数は係数回路５０６で捨て
る下位ビット数と一致していて、例えば係数回路５０Ｂ
で１７８するときは下位ビット積分回路１０１で下位３
ｂ＋ｔを積分し、同様に１／４のときは下位２ ｂｌｔ
を積分し、１／１６のときは下位４ｂｉｔを積分する。
定の下位ビットのみを積分し、そのキャリー出力を上位
ビットに加算した誤差信号を出力する。その下位ビット
積分回路１０１の出力を係数回路５０６で所定の係数倍
する。このシンクチップ検出回路５０３，減算器５０４
，係数回路５０５， 下位ビット積分回路１０１，係
数回路５０６，基準シンクチップレベル入力端子５１２
がクランプ制御回路１０２である。下位ビット積分回路
１０１で積分する下位ビット数は係数回路５０６で捨て
る下位ビット数と一致していて、例えば係数回路５０Ｂ
で１７８するときは下位ビット積分回路１０１で下位３
ｂ＋ｔを積分し、同様に１／４のときは下位２ ｂｌｔ
を積分し、１／１６のときは下位４ｂｉｔを積分する。
この下位ビット積分回路を含めてクランプ制御回路１０
１とする。ここで下位ビット積分回路１０１について第
６図を用いて説明する。下位ビッ｝１５分回路１０１の
入力、すなわち、入力端子６０４に入力する信号と遅延
回路６０３の出力を加算器６０１で加算する。加算器６
０１の出力を下位ビット抜取器Ｅ３０２に入力し、最下
位ビットから所定のビット数を抜取る。所定のビット数
とは、前記した下位ビット積分器１０ｔで積分する下位
ビット数と同じである。その下位ビット抜取器６０２の
出力を遅延回路６０３で所定の期間だけ遅延させる。所
定の遅延とは直流レベル補正回路５０１で補正する周期
と一致していて１水平同期期間である。加算器６０１の
出力を出力端子６０５に出力し、これが下位ビット積分
回路ｌＯ１の出力である。
１とする。ここで下位ビット積分回路１０１について第
６図を用いて説明する。下位ビッ｝１５分回路１０１の
入力、すなわち、入力端子６０４に入力する信号と遅延
回路６０３の出力を加算器６０１で加算する。加算器６
０１の出力を下位ビット抜取器Ｅ３０２に入力し、最下
位ビットから所定のビット数を抜取る。所定のビット数
とは、前記した下位ビット積分器１０ｔで積分する下位
ビット数と同じである。その下位ビット抜取器６０２の
出力を遅延回路６０３で所定の期間だけ遅延させる。所
定の遅延とは直流レベル補正回路５０１で補正する周期
と一致していて１水平同期期間である。加算器６０１の
出力を出力端子６０５に出力し、これが下位ビット積分
回路ｌＯ１の出力である。
第２図は、本発明の第２の実施例における映像信号処理
装置のブロック図を示すものである。第２図において、
５０１は直流レベル補正回路、５０２はＡＤＣ１ ５０
３はシンクチップ検出回路、５０４は減算器、５０５，
５０６は係数回路、２０１はスイッチ手段、２０２はパ
ルス発生回路、５０７はＰＷＭ１ ５０８は積分器、２
０３はクランプ制御回路、５１０はアナログ映像信号入
力端子、５１１はディジタル映像信号出力端子、５１２
は基準シンクチップレベル入力端子、２０４はゼロレベ
ル入力端子である。
装置のブロック図を示すものである。第２図において、
５０１は直流レベル補正回路、５０２はＡＤＣ１ ５０
３はシンクチップ検出回路、５０４は減算器、５０５，
５０６は係数回路、２０１はスイッチ手段、２０２はパ
ルス発生回路、５０７はＰＷＭ１ ５０８は積分器、２
０３はクランプ制御回路、５１０はアナログ映像信号入
力端子、５１１はディジタル映像信号出力端子、５１２
は基準シンクチップレベル入力端子、２０４はゼロレベ
ル入力端子である。
以上のように構成された映像信号処理装置について、以
下その動作を説明する。
下その動作を説明する。
減算器５０４の出力である誤差信号をパルス発生回路２
０２に入力し、例えば、誤差信号が±４ステップの範囲
内にあればクランプが保持モードであると定義し、出力
であるパルスをハイレベルとする。±４ステップの範囲
外にあればパルスをローレベルとする。スイッチ手段２
０１には、係数回路５０６の出力とゼロレベル入力端子
２０４に入力するゼロレベルを入力し、パルスがローレ
ベルのときは係数回路の出力をスイッチ手段の出力とし
、ハイレベルのとき、即ち保持モードのときはゼロレベ
ル入力端子側に切り換える。これらのパルス発生回路２
０２，スイッチ手段２０１，ゼロレベル入力端子２０４
も含めてクランブ制御回路２０３とする。
０２に入力し、例えば、誤差信号が±４ステップの範囲
内にあればクランプが保持モードであると定義し、出力
であるパルスをハイレベルとする。±４ステップの範囲
外にあればパルスをローレベルとする。スイッチ手段２
０１には、係数回路５０６の出力とゼロレベル入力端子
２０４に入力するゼロレベルを入力し、パルスがローレ
ベルのときは係数回路の出力をスイッチ手段の出力とし
、ハイレベルのとき、即ち保持モードのときはゼロレベ
ル入力端子側に切り換える。これらのパルス発生回路２
０２，スイッチ手段２０１，ゼロレベル入力端子２０４
も含めてクランブ制御回路２０３とする。
第３図は、本発明の第３の実施例における映像信号処理
装置のブロック図を示すものである。第３図において、
５０２はＡＤＣ１ ３０１は直流レベル補正回路、５０
３はシンクチップ検出回路、５０４は減算器、５０５，
５０６は係数回路、２０Ｉはスイッチ手段、２０２はパ
ルス発生回路、３０２は積分器、３０３はクランプ制御
回路、５１０はアナログ映像信号入力端子、５１１はデ
イジタル映像信号出力端子、５１２は基準シンクチップ
レベル入力端子、２０４はゼロレベル入力端子である。
装置のブロック図を示すものである。第３図において、
５０２はＡＤＣ１ ３０１は直流レベル補正回路、５０
３はシンクチップ検出回路、５０４は減算器、５０５，
５０６は係数回路、２０Ｉはスイッチ手段、２０２はパ
ルス発生回路、３０２は積分器、３０３はクランプ制御
回路、５１０はアナログ映像信号入力端子、５１１はデ
イジタル映像信号出力端子、５１２は基準シンクチップ
レベル入力端子、２０４はゼロレベル入力端子である。
以上のように構成された映像信号処理装置について、以
下その動作を説明する。
下その動作を説明する。
第２の実施例と異なるのは直流レベル補正回路３０１及
び積分器３０２がデイジタル回路で構成されることであ
るが、その動作はアナログ回路で構成するときと同様で
ある。デイジタル回路で構成することで誤差直流レベル
をアナログ信号とするためのＰＷＭは必要としない。
び積分器３０２がデイジタル回路で構成されることであ
るが、その動作はアナログ回路で構成するときと同様で
ある。デイジタル回路で構成することで誤差直流レベル
をアナログ信号とするためのＰＷＭは必要としない。
第４図は、本発明の第４の実施例における映像信号処理
装置のブロック図を示すものである。第４図において、
５０１は直流レベル補正回路、５０２はＡＤＣ１ ５０
３はシンクチップ検出回路、５０４は減算器、５０５，
５０６は係数回路、１Ｏ１は下位ビット積分回路、２０
１はスイッチ手段、２０２はパルス発生回路、５０７は
ＰＷＭ，５０８は積分器、４０１はクランブ制御回路、
５１０はアナログ映像信号入力端子、５１１はディジタ
ル映像信号出力端子、５ｌ２は基準シンクチップレベル
入力端子、２０４はゼロレベル入力端子である。
装置のブロック図を示すものである。第４図において、
５０１は直流レベル補正回路、５０２はＡＤＣ１ ５０
３はシンクチップ検出回路、５０４は減算器、５０５，
５０６は係数回路、１Ｏ１は下位ビット積分回路、２０
１はスイッチ手段、２０２はパルス発生回路、５０７は
ＰＷＭ，５０８は積分器、４０１はクランブ制御回路、
５１０はアナログ映像信号入力端子、５１１はディジタ
ル映像信号出力端子、５ｌ２は基準シンクチップレベル
入力端子、２０４はゼロレベル入力端子である。
以上のように構成された映像信号処理装置について、以
下その動作を説明する。ただし、第１図の第１の実施例
及び第２図の第２の実施例と同じ構成の部分の説明は省
略する。
下その動作を説明する。ただし、第１図の第１の実施例
及び第２図の第２の実施例と同じ構成の部分の説明は省
略する。
第４図は、第５図の従来例に第１図の第１の実施例の下
位ビット積分回路１０１と、第２図の第２の実施例のス
イッチ手段２０１とパルス発生回路２０２とゼロレベル
入力端子２０４をあわせて構成したものである。従って
、この第４の実施例は、第１の実施例におけるＰＷＭ５
０７で変調する際のクロック周波数に無関係にクランプ
精度を自由に設定できるという効果と、第２の実施例に
おけるクランブが定常状態になったときにはＰＷＭ５０
７の入力をゼロに固定することにより直流レベル補正回
路５０１の出力であるアナログ映像信号の直流レベルは
全く変動しないという効果を併せ持った映像信号処理装
置である。
位ビット積分回路１０１と、第２図の第２の実施例のス
イッチ手段２０１とパルス発生回路２０２とゼロレベル
入力端子２０４をあわせて構成したものである。従って
、この第４の実施例は、第１の実施例におけるＰＷＭ５
０７で変調する際のクロック周波数に無関係にクランプ
精度を自由に設定できるという効果と、第２の実施例に
おけるクランブが定常状態になったときにはＰＷＭ５０
７の入力をゼロに固定することにより直流レベル補正回
路５０１の出力であるアナログ映像信号の直流レベルは
全く変動しないという効果を併せ持った映像信号処理装
置である。
発明の効果
以上説明したように、本発明によれば、下位ビット積分
回路を備えることにより、係数回路で所定の係数倍して
最下位ビットから所定のビット数分の信号を捨ててしま
う前にそのビット数分の信号だけをディジタル的に積分
し、そのキャリー信号を上位ビットに加算することによ
り係数回路で係数倍しても下位ビットの信号を上位ビッ
トに反映させているので、誤差信号の検出精度を落とす
ことなく正確にクランプできる。即ち、ＰＷＭで変調す
る際のクロック周波数に無関係にクランブ精度を自由に
設定できる。
回路を備えることにより、係数回路で所定の係数倍して
最下位ビットから所定のビット数分の信号を捨ててしま
う前にそのビット数分の信号だけをディジタル的に積分
し、そのキャリー信号を上位ビットに加算することによ
り係数回路で係数倍しても下位ビットの信号を上位ビッ
トに反映させているので、誤差信号の検出精度を落とす
ことなく正確にクランプできる。即ち、ＰＷＭで変調す
る際のクロック周波数に無関係にクランブ精度を自由に
設定できる。
また、パルス発生回路、スイッチ手段、ゼロレベル入力
端子を備えることにより、減算器の出力である誤差信号
が所定のレベルの範囲内に収まったとき、即ちクランプ
が定常状態になったときにはＰＷＭの入力をゼロに固定
することにより、直流レベル補正回路の出力であるアナ
ログ映像信号の直流レベルは全く変動しないので、モニ
タ上で見てもラインフリッカは生じない。
端子を備えることにより、減算器の出力である誤差信号
が所定のレベルの範囲内に収まったとき、即ちクランプ
が定常状態になったときにはＰＷＭの入力をゼロに固定
することにより、直流レベル補正回路の出力であるアナ
ログ映像信号の直流レベルは全く変動しないので、モニ
タ上で見てもラインフリッカは生じない。
このように映像信号をディジタル信号処理する際には極
めて有用であり、工業的価値は大きい。
めて有用であり、工業的価値は大きい。
【図面の簡単な説明】
第１図は本発明の第１の実施例の映像信号処理装置のブ
ロック図、第２図は本発明の第２の実施例の映像信号処
理装置のブロック図、第３図は本発明の第３の実施例の
映像信号処理装置のプロソク図、第４図は本発明の第４
の実施例の映像信号処理装置のブロック図、第５図は従
来の映像信号処理装置のブロック図、第６図は第ｌ及び
第４の実施例における下位ビット積分回路のブロック図
である。 ５０１，３０１・・・直流レベル補正回路、５０２・・
・ＡＤＣ１ ５０３・・・シンクチップ検出回路、５
０４・・・減算器、 ５０５，５０６・・・係数回路
、５０７・・・ＰＷＭ１ ５０８．３０２・・・積分
器、１０２，２０３，３０３．４０１・・・クランプ制
御回路、５１０・・・アナログ映像信号入力端子、
６１１・・・ディジタル映像信号出力端子、 ５１２
・・・基準シンクチップレベル入力端子、 １０１・
・・下位ビット積分回路、 ２０１・・・スイッチ手
段、 ２０２・・・パルス発生回路、 ２０４・・
・ゼロレベル入力端子、 ６０１・・・加算器、
６０２・・・下位ビット抜取器、 Ｅ３０３・・・遅
延回路、 ６０４・・・入力端子、６０５・・・出力
端子。
ロック図、第２図は本発明の第２の実施例の映像信号処
理装置のブロック図、第３図は本発明の第３の実施例の
映像信号処理装置のプロソク図、第４図は本発明の第４
の実施例の映像信号処理装置のブロック図、第５図は従
来の映像信号処理装置のブロック図、第６図は第ｌ及び
第４の実施例における下位ビット積分回路のブロック図
である。 ５０１，３０１・・・直流レベル補正回路、５０２・・
・ＡＤＣ１ ５０３・・・シンクチップ検出回路、５
０４・・・減算器、 ５０５，５０６・・・係数回路
、５０７・・・ＰＷＭ１ ５０８．３０２・・・積分
器、１０２，２０３，３０３．４０１・・・クランプ制
御回路、５１０・・・アナログ映像信号入力端子、
６１１・・・ディジタル映像信号出力端子、 ５１２
・・・基準シンクチップレベル入力端子、 １０１・
・・下位ビット積分回路、 ２０１・・・スイッチ手
段、 ２０２・・・パルス発生回路、 ２０４・・
・ゼロレベル入力端子、 ６０１・・・加算器、
６０２・・・下位ビット抜取器、 Ｅ３０３・・・遅
延回路、 ６０４・・・入力端子、６０５・・・出力
端子。
Claims (4)
- （１）アナログ映像信号の直流レベルを積分器の出力で
補正する直流レベル補正回路と、前記直流レベル補正回
路の出力を所定のクロックでディジタル映像信号に変換
するＡＤ変換器と、前記ＡＤ変換器の出力のシンクチッ
プレベルを検出するシンクチップ検出回路と、 基準シンクチップレベルと前記シンクチップ検出回路の
出力を減算する減算器と、 前記減算器の出力を入力し所定の係数倍する第１の係数
回路と、 前記第１の係数回路の出力の最下位ビットから所定のビ
ット数のみを積分する下位ビット積分回路と、 前記下位ビット積分回路の出力を所定の係数倍する第２
の係数回路と、 前記第２の係数回路の出力をパルス幅変調するパルス幅
変調回路と、 前記パルス幅変調回路の出力を積分する積分器とを備え
たことを特徴とする映像信号処理装置。 - （２）アナログ映像信号の直流レベルを積分器の出力で
補正する直流レベル補正回路と、前記直流レベル補正回
路の出力を所定のクロックでディジタル映像信号に変換
するＡＤ変換器と、前記ＡＤ変換器の出力のシンクチッ
プレベルを検出するシンクチップ検出回路と、 基準シンクチップレベルと前記シンクチップ検出回路の
出力を減算する減算器と、 前記減算器の出力を所定の係数倍する第１の係数回路と
、 前記第１の係数回路の出力を所定の係数倍する第２の係
数回路と、 前記減算器の出力が所定のレベルの範囲内にあるときパ
ルスを発生するパルス発生回路と、前記パルスにより前
記第２の係数回路の出力とゼロレベルを切り換えるスイ
ッチ手段と、 前記スイッチ手段の出力をパルス幅変調するパルス幅変
調回路と、 前記パルス幅変調回路の出力を積分する積分器とを備え
たことを特徴とする映像信号処理装置。 - （３）アナログ映像信号を所定のクロックでディジタル
映像信号に変換するＡＤ変換器と、 前記ＡＤ変換器の出力の直流レベルを積分器の出力で補
正する直流レベル補正回路と、 前記直流レベル補正回路の出力のシンクチップレベルを
検出するシンクチップ検出回路と、基準シンクチップレ
ベルと前記シンクチップ検出回路の出力を減算する減算
器と、 前記減算器の出力を所定の係数倍する第１の係数回路と
、 前記第１の係数回路の出力を所定の係数倍する第２の係
数回路と、 前記減算器の出力が所定のレベルの範囲内にあるときパ
ルスを発生するパルス発生回路と、前記パルスにより前
記第２の係数回路の出力とゼロレベルを切り換えるスイ
ッチ手段と、 前記スイッチ手段の出力をパルス幅変調するパルス幅変
調回路と、 前記パルス幅変調回路の出力を積分する積分器とを備え
たことを特徴とする映像信号処理装置。 - （４）アナログ映像信号の直流レベルを積分器の出力で
補正する直流レベル補正回路と、前記直流レベル補正回
路の出力を所定のクロックでディジタル映像信号に変換
するＡＤ変換器と、前記ＡＤ変換器の出力のシンクチッ
プレベルを検出するシンクチップ検出回路と、 基準シンクチップレベルと前記シンクチップ検出回路の
出力を減算する減算器と、 前記減算器の出力を入力し所定の係数倍する第１の係数
回路と、 前記第１の係数回路の出力の最下位ビットから所定のビ
ット数のみを積分する下位ビット積分回路と、 前記下位ビット積分回路の出力を所定の係数倍する第２
の係数回路と、 前記減算器の出力が所定のレベルの範囲内にあるときパ
ルスを発生するパルス発生回路と、前記パルスにより前
記第２の係数回路の出力とゼロレベルを切り換えるスイ
ッチ手段と、 前記スイッチ手段の出力をパルス幅変調するパルス幅変
調回路と、 前記パルス幅変調回路の出力を積分する積分器とを備え
たことを特徴とする映像信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241264A JPH03102974A (ja) | 1989-09-18 | 1989-09-18 | 映像信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1241264A JPH03102974A (ja) | 1989-09-18 | 1989-09-18 | 映像信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03102974A true JPH03102974A (ja) | 1991-04-30 |
Family
ID=17071667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1241264A Pending JPH03102974A (ja) | 1989-09-18 | 1989-09-18 | 映像信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03102974A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100336379C (zh) * | 2003-09-19 | 2007-09-05 | 三洋电机株式会社 | 视频信号处理装置和电视接收装置 |
-
1989
- 1989-09-18 JP JP1241264A patent/JPH03102974A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100336379C (zh) * | 2003-09-19 | 2007-09-05 | 三洋电机株式会社 | 视频信号处理装置和电视接收装置 |
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