JPH0420271B2 - - Google Patents
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- Publication number
- JPH0420271B2 JPH0420271B2 JP59066948A JP6694884A JPH0420271B2 JP H0420271 B2 JPH0420271 B2 JP H0420271B2 JP 59066948 A JP59066948 A JP 59066948A JP 6694884 A JP6694884 A JP 6694884A JP H0420271 B2 JPH0420271 B2 JP H0420271B2
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- gate
- transistor
- mos transistor
- bit line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/10—Memory cells having a cross-point geometry
Landscapes
- Static Random-Access Memory (AREA)
- Thyristors (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体メモリ、特にサイリスタ及び
MOSにより構成されたステイツクメモリセルの
構造に関するものである。
MOSにより構成されたステイツクメモリセルの
構造に関するものである。
従来例の構成とその問題点
セル寸法縮小化の為に、負荷にPNPトランジ
スタを用いたECLメモリがあり第１図に示す。
第１図はPNPトランジスタを能動負荷とする
ECLメモリセルの一般的な回路図である。
スタを用いたECLメモリがあり第１図に示す。
第１図はPNPトランジスタを能動負荷とする
ECLメモリセルの一般的な回路図である。
第１図において、１，２はマルチエミツタの
NPNトランジスタで、それぞれ１−Ｃ，２−Ｃ
をコレクタ、１−Ｂ，２−Ｂをベース、１−Ｅ
１，１−Ｅ２を第１のエミツタ、１−Ｅ２，２−
Ｅ２を第２のエミツタとする。３，４はPNPト
ランジスタであり、それぞれ３−Ｃ，４−Ｃをコ
レクタ、３−Ｂ，４−Ｂをベース、３−Ｅ，４−
Ｅをエミツタとする。トランジスタ１のコレクタ
１−Ｃとベース１−Ｂは、各々トランジスタ３の
ベース３−Ｂとコレクタ３−Ｃに接続され、同様
にトランジスタ２のコレクタ２−Ｃをベース２−
Ｂは、各々トランジスタ４のベース４−Ｂとコレ
クタ４−Ｃに接続されている。さらにトランジス
タ３，４のエミツタ３−Ｅ，４−Ｅはワード線５
に、トランジスタ１，２の第１のエミツタ１−Ｅ
１と２−Ｅ１はそれぞれデータ線６，７に、第２
のエミツタ１−Ｅ２と２−Ｅ２は定電流源（図示
せず）端子８に接続される。さらにトランジスタ
１，２のコレクタ、ベースは配線９，１０で互に
接続されている。８に定電流を流しエミツタ６よ
り電流を引き出してトランジスタ１を“ON”状
態にするとトランジスタ１のコレクタの電位が低
くなりトランジスタ２は“OFF”状態になる。
又、逆にエミツタ７より電流を引出した場合には
トランジスタ１が“OFF”、トランジスタ２が
“ON”状態となる。この２つの状態により記憶
機能をはたす。
NPNトランジスタで、それぞれ１−Ｃ，２−Ｃ
をコレクタ、１−Ｂ，２−Ｂをベース、１−Ｅ
１，１−Ｅ２を第１のエミツタ、１−Ｅ２，２−
Ｅ２を第２のエミツタとする。３，４はPNPト
ランジスタであり、それぞれ３−Ｃ，４−Ｃをコ
レクタ、３−Ｂ，４−Ｂをベース、３−Ｅ，４−
Ｅをエミツタとする。トランジスタ１のコレクタ
１−Ｃとベース１−Ｂは、各々トランジスタ３の
ベース３−Ｂとコレクタ３−Ｃに接続され、同様
にトランジスタ２のコレクタ２−Ｃをベース２−
Ｂは、各々トランジスタ４のベース４−Ｂとコレ
クタ４−Ｃに接続されている。さらにトランジス
タ３，４のエミツタ３−Ｅ，４−Ｅはワード線５
に、トランジスタ１，２の第１のエミツタ１−Ｅ
１と２−Ｅ１はそれぞれデータ線６，７に、第２
のエミツタ１−Ｅ２と２−Ｅ２は定電流源（図示
せず）端子８に接続される。さらにトランジスタ
１，２のコレクタ、ベースは配線９，１０で互に
接続されている。８に定電流を流しエミツタ６よ
り電流を引き出してトランジスタ１を“ON”状
態にするとトランジスタ１のコレクタの電位が低
くなりトランジスタ２は“OFF”状態になる。
又、逆にエミツタ７より電流を引出した場合には
トランジスタ１が“OFF”、トランジスタ２が
“ON”状態となる。この２つの状態により記憶
機能をはたす。
第１図に示した様なPNPトランジスタ負荷型
のECLメモリセルを半導体集積回路IC化する場
合、PNPトランジスタとNPNトランジスタを構
造的に一体化することにより形成される。
のECLメモリセルを半導体集積回路IC化する場
合、PNPトランジスタとNPNトランジスタを構
造的に一体化することにより形成される。
第２図に、第１図のECLメモリセルをIC化し
た表面パターン図を示す。第１図に対応する箇所
は同じ番号で示す。一層目の配線は右上から左下
へのハツチングで、二層目の配線は左上から右下
へのハツチングで示し、×印は配線一層目と二層
目の配線を接続するスルーホールを示す。
た表面パターン図を示す。第１図に対応する箇所
は同じ番号で示す。一層目の配線は右上から左下
へのハツチングで、二層目の配線は左上から右下
へのハツチングで示し、×印は配線一層目と二層
目の配線を接続するスルーホールを示す。
トランジスタ１と３，２と４の相互配線はIC
の中で構造的に接続されているのでIC表面の配
線は必要でなく、高集積化が可能である。
の中で構造的に接続されているのでIC表面の配
線は必要でなく、高集積化が可能である。
第３図は第２図に示すメモリセルの断面図であ
る。
る。
第３図のECLメモリセル断面構造図のもとに
配線の状態を詳しく説明する。第３図ａは第２図
Ａ−A′面の断面図、ｂはＢ−B′面での断面図で
ある。第３図と対応する箇所は同じ番号を付して
ある。
配線の状態を詳しく説明する。第３図ａは第２図
Ａ−A′面の断面図、ｂはＢ−B′面での断面図で
ある。第３図と対応する箇所は同じ番号を付して
ある。
第３図において、２１はＰ型の半導体基板、２
２は高濃度N+型埋込層、２３は高濃度P+型チヤ
ンネルストツパー、２４は素子間分離絶縁物、２
５はN-エピタキシヤル層、２６は高濃度N+型領
域、２７はＰ型領域、２８は高濃度N+型領域、
２９は絶縁物、３０は配線間の絶縁物、３１はス
ルーホールである。ここでＮエピタキシシヤル層
２５は、NPNトランジスタのコレクタ及びPNP
トランジスタのベースとなり、Ｐ領域２７は
PNPトランジスタのエミツタとなり、またPNP
トランジスタのコレクタ及びNPNトランジスタ
のベースとなり、２８のN+領域はNPNトランジ
スタのエツタとなり、ラテラル型PNPトランジ
スタとバーテイカル型NPNトランジスタが形成
される。トランジスタ１の第１のエミツタ１−Ｅ
１の電極はスルーホール３１を介して２層目のデ
ータ線６と接続されており、このデータ線はトラ
ンジスタ１，３の真上を通つている。またメモリ
セル内ではデータ線６，７のみ２層目の配線であ
とはすべて一層目の配線となる。
２は高濃度N+型埋込層、２３は高濃度P+型チヤ
ンネルストツパー、２４は素子間分離絶縁物、２
５はN-エピタキシヤル層、２６は高濃度N+型領
域、２７はＰ型領域、２８は高濃度N+型領域、
２９は絶縁物、３０は配線間の絶縁物、３１はス
ルーホールである。ここでＮエピタキシシヤル層
２５は、NPNトランジスタのコレクタ及びPNP
トランジスタのベースとなり、Ｐ領域２７は
PNPトランジスタのエミツタとなり、またPNP
トランジスタのコレクタ及びNPNトランジスタ
のベースとなり、２８のN+領域はNPNトランジ
スタのエツタとなり、ラテラル型PNPトランジ
スタとバーテイカル型NPNトランジスタが形成
される。トランジスタ１の第１のエミツタ１−Ｅ
１の電極はスルーホール３１を介して２層目のデ
ータ線６と接続されており、このデータ線はトラ
ンジスタ１，３の真上を通つている。またメモリ
セル内ではデータ線６，７のみ２層目の配線であ
とはすべて一層目の配線となる。
以上のメモリセルにおいてPNPトランジスタ
とNPNトランジスタを構造的に一体化してメモ
リセルの面積を小さくしている。
とNPNトランジスタを構造的に一体化してメモ
リセルの面積を小さくしている。
しかしながら第１図に示すメモリにおいては
PNPトランジスタ２ケ、NPNトランジスタ４ケ
合計６ケのトランジスタを用いており、IC化に
おいては構造的に一体化してはいかなるものの配
線が複雑となりその結果セル面積も大きい。
PNPトランジスタ２ケ、NPNトランジスタ４ケ
合計６ケのトランジスタを用いており、IC化に
おいては構造的に一体化してはいかなるものの配
線が複雑となりその結果セル面積も大きい。
発明の目的
本発明は、この様な従来の問題に鑑み、セル数
を少なくすることによりメモリセルの縮小化をは
かり、大容量のメモリを提供するものである。
を少なくすることによりメモリセルの縮小化をは
かり、大容量のメモリを提供するものである。
発明の構成
本発明は、サイリスタの第１ゲート及び第２ゲ
ートの信号によりサイリスタの状態を変化させ、
MOSトランジスタによりサイリスタの状態を読
み出すものである。
ートの信号によりサイリスタの状態を変化させ、
MOSトランジスタによりサイリスタの状態を読
み出すものである。
実施例の説明
本発明は抵抗、サイリスタQ1及びMOSトラン
ジスタQ2により構成されており、第４図にメモ
リの構成回路、第５図にサイリスタの特性を示
す。
ジスタQ2により構成されており、第４図にメモ
リの構成回路、第５図にサイリスタの特性を示
す。
サイリスタQ1と直列に抵抗１０６（R1）を接
続にその端部１０５に正の電圧VCを印加する。
この時、第５図の“０”に示す状態にありアノー
ド１０７はVC−IpffR1の電圧となる。このサイリ
スタＱ１に書きこみビツト線１０３により第１ゲ
ート１０９及び書きこみワード線１０２により第
２ゲート１１０に端部１０５より充分低い電圧信
号を印加することによりサイリスタＱ１が導通に
なり“１”の状態に移る。この時アノード１０７
はVC−IpoR1の電圧となる。読み出しにはビツト
線１０４を抵抗１１５（R2）に接続し、ワード
線１０１に正電圧を印加するとサイリスタＱ１が
導通状態にある場合にはアノード電圧が低いため
MOSトランジスタＱ２が導通しており抵抗１１
５に電流が流れるため抵抗１１５にほぼIpo・R2
の電圧が発生する。
続にその端部１０５に正の電圧VCを印加する。
この時、第５図の“０”に示す状態にありアノー
ド１０７はVC−IpffR1の電圧となる。このサイリ
スタＱ１に書きこみビツト線１０３により第１ゲ
ート１０９及び書きこみワード線１０２により第
２ゲート１１０に端部１０５より充分低い電圧信
号を印加することによりサイリスタＱ１が導通に
なり“１”の状態に移る。この時アノード１０７
はVC−IpoR1の電圧となる。読み出しにはビツト
線１０４を抵抗１１５（R2）に接続し、ワード
線１０１に正電圧を印加するとサイリスタＱ１が
導通状態にある場合にはアノード電圧が低いため
MOSトランジスタＱ２が導通しており抵抗１１
５に電流が流れるため抵抗１１５にほぼIpo・R2
の電圧が発生する。
第４図をIC化した時の表面パターン図を第６
図に示す。第４図に対応する箇所は同じ番号で示
す。一層目の配線は右上から左下へのハツチング
で、二層目の配線は左上から右下へのハツチング
で示し、×印は一層目と二層目の配線を接続する
スルーホールを示す。又抵抗１０６はポリシリコ
ンで形成しMOSトランジスタのゲート電極１１
１にも用いている。
図に示す。第４図に対応する箇所は同じ番号で示
す。一層目の配線は右上から左下へのハツチング
で、二層目の配線は左上から右下へのハツチング
で示し、×印は一層目と二層目の配線を接続する
スルーホールを示す。又抵抗１０６はポリシリコ
ンで形成しMOSトランジスタのゲート電極１１
１にも用いている。
第７図には第６図に示すメモリセルの断面図を
示し、第７図に示すメモリセル断面図をもとに配
線の状態を説明する。第７図ａは第６図Ｃ−C′面
の断面図、ｂはＤ−D′面での断面図である。第
６図と対応する箇所は同じ番号を付してある。第
７図において１２１はｎ形基板、１２２はＰ形埋
込層１２３はｎ形エピタキシヤル層、１２４は高
濃度Ｐ形領域、１２５は高濃度Ｐ形領域、１２６
は高濃度ｎ形領域でｎ形エピタキシヤル層１２３
のオーミツクコンタクトをとるための領域であ
り、１２７はポリシリコン膜で抵抗１０６及びゲ
ート１１１を形成しており、１２８は他の素子と
分離を行なうための絶縁物、１２９はゲート酸化
膜、１３０は絶縁物、１３１は第一層配線、１３
２は層間絶縁物、１３３は第二層配線である。こ
こでＰ形埋込層１２２はサイリスタの第１ゲート
１０９になり、かつMOSトランジスタのＮウエ
ル１１２と基板１０８の分離となり、Ｎ形エピタ
キシヤル層１２３はサイリスタの第２のゲート１
１０及びMOSのＮウエル１１２となり、Ｐ形領
域はサイリスタのアノード１０７及びMOSトラ
ンジスタのソース１１４及びドレイン１１３とな
り、ポリシリコン１２７はサイリスタのアノード
１０７の電極、抵抗１０６及びMOSトランジス
タのゲート電極１１１となる。
示し、第７図に示すメモリセル断面図をもとに配
線の状態を説明する。第７図ａは第６図Ｃ−C′面
の断面図、ｂはＤ−D′面での断面図である。第
６図と対応する箇所は同じ番号を付してある。第
７図において１２１はｎ形基板、１２２はＰ形埋
込層１２３はｎ形エピタキシヤル層、１２４は高
濃度Ｐ形領域、１２５は高濃度Ｐ形領域、１２６
は高濃度ｎ形領域でｎ形エピタキシヤル層１２３
のオーミツクコンタクトをとるための領域であ
り、１２７はポリシリコン膜で抵抗１０６及びゲ
ート１１１を形成しており、１２８は他の素子と
分離を行なうための絶縁物、１２９はゲート酸化
膜、１３０は絶縁物、１３１は第一層配線、１３
２は層間絶縁物、１３３は第二層配線である。こ
こでＰ形埋込層１２２はサイリスタの第１ゲート
１０９になり、かつMOSトランジスタのＮウエ
ル１１２と基板１０８の分離となり、Ｎ形エピタ
キシヤル層１２３はサイリスタの第２のゲート１
１０及びMOSのＮウエル１１２となり、Ｐ形領
域はサイリスタのアノード１０７及びMOSトラ
ンジスタのソース１１４及びドレイン１１３とな
り、ポリシリコン１２７はサイリスタのアノード
１０７の電極、抵抗１０６及びMOSトランジス
タのゲート電極１１１となる。
本実施例においてはカソード１０８はｎ形基板
を用いているがバイポーラIC等と同時に形成す
る場合にはＰ形基板内に形成したｎ形埋込層を用
いても良い。
を用いているがバイポーラIC等と同時に形成す
る場合にはＰ形基板内に形成したｎ形埋込層を用
いても良い。
このメモリは従来（第１図に示す）６ケのトラ
ンジスタで形成していたのに対し１ケのサイリス
タと１ケのMOSトランジスタで構成しており、
素子数が小なくなつている。又従来多くの素子
（８ケのトランジスタ）を接続するためコンタク
トの数が10ケ所あつたのに本実施例においては５
ケ所になつており、このためセルサイズも小さく
なつている。
ンジスタで形成していたのに対し１ケのサイリス
タと１ケのMOSトランジスタで構成しており、
素子数が小なくなつている。又従来多くの素子
（８ケのトランジスタ）を接続するためコンタク
トの数が10ケ所あつたのに本実施例においては５
ケ所になつており、このためセルサイズも小さく
なつている。
本発明による他の実施例を第８図に示す。第８
の説明のためサイリスタの等価回路を第９図に示
し、第８図、第９図により説明する。書き込みビ
ツト線１０３及び書込みワード線１０２によりサ
イリスタＱ１を導通状態にする。このとき第９図
に示す等価回路におけるトランジスタQ3及びQ4
が“ON”状態にあり、第２ゲート１１０の電位
はアノード１０７によりVBE電圧分（約0.7V）低
くなる。従つてアノード１１０の電位により
MOSトランジスタのゲートとして用いた場合も
同様に読み出すことができる。
の説明のためサイリスタの等価回路を第９図に示
し、第８図、第９図により説明する。書き込みビ
ツト線１０３及び書込みワード線１０２によりサ
イリスタＱ１を導通状態にする。このとき第９図
に示す等価回路におけるトランジスタQ3及びQ4
が“ON”状態にあり、第２ゲート１１０の電位
はアノード１０７によりVBE電圧分（約0.7V）低
くなる。従つてアノード１１０の電位により
MOSトランジスタのゲートとして用いた場合も
同様に読み出すことができる。
発明の効果
以上のように本発明はサイリスタ、抵抗及び
MOSトランジスタより構成することにより以下
の効果を得ることができる。
MOSトランジスタより構成することにより以下
の効果を得ることができる。
(1) メモリを構成する素子数が少ない。
(2) メモリセルの面積の縮小化素子数が少ないた
め素子間の配線のためのコンタクト数が少なく
でき、面積の縮小化できる。
め素子間の配線のためのコンタクト数が少なく
でき、面積の縮小化できる。
(3) 配線の簡単化
素子数が少ないため、配線が簡単になる。
この様に本発明によれば、メモリの高密度化、
簡素化でき、大容量のメモリの実現に大きく貢献
できるものである。
簡素化でき、大容量のメモリの実現に大きく貢献
できるものである。
第１図はPNPトランジスタを負荷とする従来
のメモリセルの回路図、第２図は第１図のICパ
ターン表面図、第３図ａ，ｂは第２図のICのＡ
−A′，Ｂ−B′線断面図、第４図は本発明の一実
施例のメモリセルの回路図、第５図はサイリスタ
の特性図と負荷曲線を示すグラフ、第６図は本発
明の一実施例によるICパターン表面図、第７図
ａ，ｂは第７図のICのＣ−C′，Ｄ−D′線断面図、
第８図は本発明の他の実施例のメモリセルの回路
図、第９図はサイリスタの等価回路図である。 Ｑ１……サイリスタ、１０７……アノード、１０
８……カソード、１０９……第１ゲート、１１０
……第２ゲート、Ｑ２……MOSトランジスタ、
１１１……ゲート、１１２……ウエル、１１３…
…ドレイン、１１４……ソース、１０６……抵
抗。
のメモリセルの回路図、第２図は第１図のICパ
ターン表面図、第３図ａ，ｂは第２図のICのＡ
−A′，Ｂ−B′線断面図、第４図は本発明の一実
施例のメモリセルの回路図、第５図はサイリスタ
の特性図と負荷曲線を示すグラフ、第６図は本発
明の一実施例によるICパターン表面図、第７図
ａ，ｂは第７図のICのＣ−C′，Ｄ−D′線断面図、
第８図は本発明の他の実施例のメモリセルの回路
図、第９図はサイリスタの等価回路図である。 Ｑ１……サイリスタ、１０７……アノード、１０
８……カソード、１０９……第１ゲート、１１０
……第２ゲート、Ｑ２……MOSトランジスタ、
１１１……ゲート、１１２……ウエル、１１３…
…ドレイン、１１４……ソース、１０６……抵
抗。
Claims (1)
- 【特許請求の範囲】 １サイリスタ、抵抗及びMOSトランジスタを有
し、上記サイリスタの第１ゲート又は第２ゲート
の一方を書き込みワード線、他方を書き込みビツ
ト線に接続し、上記書き込みワード線及び上記書
き込みビツト線の信号により上記サイリスタのス
イツチングを行ない、上記MOSトランジスタの
ソース又はドレインの一方を読み出しワード線他
方を読み出しビツト線に接続し、上記読みワード
線及び読み出しビツト線の信号により上記サイリ
スタのスイツチング状態を読み出すことを特徴と
する半導体メモリ。 ２ MOSトランジスタのゲートをアノードより
引出すことを特徴とする特許請求の範囲第１項記
載の半導体メモリ。 ３ MOSトランジスタのゲートをサイリスタの
アノード側に近いゲートより引出すことを特徴と
する特許請求の範囲第１項記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59066948A JPS60210865A (ja) | 1984-04-04 | 1984-04-04 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59066948A JPS60210865A (ja) | 1984-04-04 | 1984-04-04 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60210865A JPS60210865A (ja) | 1985-10-23 |
| JPH0420271B2 true JPH0420271B2 (ja) | 1992-04-02 |
Family
ID=13330741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59066948A Granted JPS60210865A (ja) | 1984-04-04 | 1984-04-04 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60210865A (ja) |
-
1984
- 1984-04-04 JP JP59066948A patent/JPS60210865A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60210865A (ja) | 1985-10-23 |
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