JPS5928058B2 - 集積論理回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、バイポーラトランジスタのベースによつて形
成した信号入力端子と、各々ダイオードを介して前記の
バイポーラトランジスタのコレクタに結合させた複数個
の信号出力端子とを具える集積論理回路であつて、前記
信号入力端子は電流を供給する装置を具えており、集積
論理回路はさらに主表面を有する半導体本体を具え、前
記主表面には第一導電形の複数個の表面領域が隣接して
おり、これらの表面領域は前記第一導電形どは反対の第
二導電形の共通基板領域上に位置しており、各前記表面
領域は、前記主表面において、少なくとも動作期間中こ
れら表面領域を互いに電気的に分離する分離区域によつ
て囲まれており、前記第一導電形の表面領域の一つは前
記バイポーラトランジスタのコレクタ領域として供し、
前記バイポーラトランジスタはさらに前記主表面に隣接
した第一導電形のエミツタ区域を有し、このエミツタ区
域は前記半導体中において前記主表面にまで延在してい
る第二導電形のベース区域によつて前記コレクタ領域か
ら分離されており、前記ベース区域は前記コレクタ領域
の一部分の上に位置するとともに前記エミツタ区域とで
第一ｐ−ｎ接合を形成し、該ベース区域は前記コレクタ
領域とで第二ｐ−ｎ接合を形成し、電気的絶縁層が前記
主表面上に存在し、該電気的絶縁層は前記エミツタ区域
の上にある第一穴と、前記エミツタ区域の側方であつて
前記ベース区域の上にある第二穴と、前記ベース区域の
側方であつて前記コレクタ領域の上にある複数個の第三
穴とを有しており、前記電気的絶縁層は電気的接続のた
め前記第一穴、第二穴および第三穴の中へ延在している
導体配線を半導体本体から分離しており、前記第三穴の
中へ延在している導体配線は各々前記コレクタ領域に隣
接する整流接合を介してこのコレクタ領域に結合してい
る集積論理回路に関するものである。

この回路は「１９７５アイ・イ一・イ一・イーインター
ナシヨナル ソリツドーステート サーキツト コンフ
アレンス（１９７５ＥＥＥＩｎｔｅｒｎａｔｉ０ｎａ１
Ｓ０１ｉｄ−ＳｔａｔｅＣｌｒｃｕｉｔｓＣＯｎｆｅｒ
ｅｎｃｅ）、ダイジエスト オブ テクニカル４−パー
ズ（ＤｉｇｅｓｔＯｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ
）」、１９７５年２月、第１６８−１６９頁に開示され
ており、そこにはこの回路は大規模集積論理回路（ＬＳ
Ｉ）用として注目されるものとして記載されている。

この場合、基本的セルは信号出力端子における結合ダイ
オードをシヨツトキダイオードとして設けているナンド
ゲートである。さらに追加して、このセルはトランジス
タのコレクターベース接合と並列接続したシヨツトキダ
イオードを具えている。このシヨツトキダイオード（こ
の場合クランプダイオードとして機能する）は結合ダイ
オードのダイオード順方向電圧とは異なるダイオード順
方向電圧を有している。論理信号（以下ロジツク信号と
もいう）のスウイング（Ｓｗｉｎｇ）すなわち論理レベ
ル１および０を夫々表わす信号間の電圧差は二つの互に
異なる形のシヨツトキダイオード順方向電圧の差に等し
い。その結果、このスウイングは比較的小さくし得、こ
のためセルのスイツチング速度を改善し得る。このセル
の最小遅延時間は、シヨツトキダイオードによりクラン
プされ電力消費の少ないＬＳＴＴＬとも称せられるＴＴ
Ｉ７の変形したものの最小遅延時間に匹敵する。さらに
、このセルは特にコンパクトであり遅延時間と電力消費
量との積も著しく低い。この注目すべきＬＳＩロジツク
はほぼ３年位前からいわれているが、これは今日まで市
場に受け入れられる商品とはなつていない。

本発明の目的は前述の既知のＬＳＩロジツクから出発し
て競争し得る価格で製造し市場に供給し得る魅力ある製
品にする手段を提供するにある。

このため本発明は上述した集積回路の変形によつて製造
を著しく簡単にし得ることおよびその結果経費（コスト
−プライス）を著しく減少することが出来るがそれにも
かかわらず同時に注目すべき電気的特性および集積化に
必要とされる高実装密度をも多くの場合に維持出来ると
いう事実の認識に基づくものである。さらに、本発明と
関連して行なわれた実験結果から、製造時に何ら余分な
動作を必要としない特殊の手段を半導体装置中に用いる
ことによつて、バイポーラスイツチングトランジスタに
結合させた補助トランジスタを形成することが出来、こ
のためセルのスイツチング速度を過度に低減せしめるこ
となくクランプダイオードを省略することが出来るとい
う事実を発見した。

本発明は、バイポーラトランジスタのベースによつて形
成した信号入力端子と、各々ダイオードを介して前記の
バイポーラトランジスタのコレクタに結合させた複数個
の信号出力端子とを具える集積論理回路であつて、前記
信号入力端子は電流を供給する装置を具えており、集積
論理回路はさらに主表面を有する半導体本体を具え、前
記主表面には第一導電形の複数個の表面領域が隣接して
おり、これらの表面領域は前記第一導電形とは反対の第
二導電形の共通基板領域上に位置しており、各前記表面
領域は、前記主表面において、少なくとも動作期間中こ
れら表面領域を互いに電気的に分離する分離区域によつ
て囲まれており、前記第一導電形の表面領域の一つは前
記バイポーラトランジスタのコレクタ領域として供し、
前記バイポーラトランジスタはさらに前記主表面に隣接
した第一導電形のエミツタ区域を有し、このエミツタ区
域は前記半導体本体中において前記主表面にまで延在し
ている第二導電形のベース区域によつて前記コレクタ領
域から分離されており、前記ベース区域は前記コレクタ
領域の一部分の上に位置するとともに前記エミツタ区域
とで第一ｐ−ｎ接合を形成し、該ベース区域は前記コレ
クタ領域とで第二ｐ−ｎ接合を形成し、電気的絶縁層が
前記主表面上に存在し、該電気的絶縁層は前記エミツタ
区域の上にある第一穴と、前記エミツタ区域の側方であ
つて前記ベース区域の上にある第二穴と、前記ベース区
域の側方であつて前記コレクタ領域の上にある複数個の
第三穴とを有しており、前記電気的絶縁層は電気的接続
のため前記第一穴、第二穴および第三穴の中へ延在して
いる導体配線を半導体本体から分離しており、前記第三
穴の中へ延在している導体配線は各々前記コレクタ領域
に隣接する整流接合を介してこのコレクタ領域に結合し
ている集積論理回路において、前記バイポーラトランジ
スタを有する前記集積論理回路を、前記ベース区域と領
域を共用するエミツタと、第一導電形の前記コレクタ領
域と領域を共用するベースと、コレクタとして作用する
第二導電形の他の領域とを有するようにした相補形補助
トランジスタを具えるように構成し、前記他の領域は第
一導電形の前記コレクタ領域に隣接し且つ電気的接続部
を有し、これにより、前記バイポーラトランジスタが過
駆動された時、該バイポーラトランジスタの前記ベース
区域中を流れる電流の可成りの部分が前記相補形補助ト
ランジスタを流れ、この過駆動されたバイポーラトラン
ジスタにおける移動電荷チヤリアの蓄積が著しく減少さ
れるようにしたことを特徴とする。

コレクタ領域上またはその中に集積化した結合ダイオー
ドを有するインバータトランジスタおよび有効的に組込
まれた相補形補助トランジスタを備える集積論理回路は
ＬＳＴＴＬを著しく改善するものである。

ゲート回路のスイツチング速度は少なくともＬＳＴＴＬ
のスイツチング速度と等しいとすることが出来るが、電
力消費は著しく少なくし得る。さらに実装密度も約２な
いし６倍にし得る。特に重要なことは、このような改善
を比較的複雑な製造工程を必要としないで実現すること
が出来るということである。ここで提案した集積回路に
必要な製造工程はＬ．ＳＴＴＬに使用すると同じ工程を
含むことが出来る。さらに重要で驚くべき点は本発明を
用いることによつてＬＳＴＴＬに対する著しい改善を実
現し得ることである。本発明集積回路の好適実施例にお
いては、前述の相補形補助トランジスタをバーチカルト
ランジスタとして実現することが出来る。この実施例で
は、前述のコレクタ領域は比較的多量に不純物をドーピ
ングした高ドーピング部分と前述のコレクタ領域および
前記基板領域間のインターフエースにこれに沿つて延在
している比較的少量に不純物をドーピングした低ドーピ
ング部分とを有しており、さらに本実施例においては、
前記主表面に対しほぼ平行な方向における前記コレクタ
領域中の前記低ドーピング部分の大きさを制限し、これ
によりこの低ドーピング部分が前記エミツタ区域および
前記整流接合の下方で延在しているも前記絶縁層中の前
記第二穴の下側にある前記ベース区域の一部の下方では
延在しないようにし、前記コレクタ領域の前記高ドーピ
ング部分の領域が前記基板領域と直接隣接して第三ｐ−
ｎ接合を形成し、前記相補形補助トランジスタの前記他
の領域が、前記基板領域のうち、前記コレクタの領域の
高ドーピング部分に隣接する部分を有するようにするこ
とが出来る。本実施例においては、前述の第二および第
三ｐ−ｎ接合間で測定した前述のコレクタ領域の高ドー
ピング部分の厚さは最大でも５岬とするのが好ましい。
このインバータトランジスタの過剰のベース電流を基板
領域を経て流出させる前述したバーチカル補助トランジ
スタはこのインバータトランジスタの過駆動を制限しし
かも前述のトランジスタ中 ５での移動少数電荷キヤリ
アの蓄積を低減してスイツチング時間を比較的短くする
ための特に有効的な手段であると判明する。

本発明による集積回路の他の好適実施例においては、相
補形補助トランジスタをラテラルトラン １ジスタとし
て組込んである。

本実施例においては前述の第一導電形の前述のコレクタ
領域に隣接している前述の第二導電形の他の表面区域が
前述の主表面において前述のベース区域の側方に存在し
ており、この他の表面区域は前述の主表面から前述の半
導体本体中へ前述のベース区域とほぼ同じ深さにまで延
在しており、さらに前述の他の表面区域は前述の相補形
補助トランジスタのコレクタとして供しおよび前述の基
板領域に接触していることを特徴とする。この他の表面
区域はベース区域と同時に簡単に設けることが出来るの
で、これら両区域間の距離は比較的小さくし得る。

この主表面におけるこのベース区域と他の表面区域との
間の距離は最大でも５岬とするのが好ましい。これらバ
ーチカルおよびラテラル補助トランジスタを本発明によ
る集積回路の同一バイポーラトランジスタ中に有利に組
合わせることも出来る。

図面により本発明の実施例を説明する。第１図に示す既
知ナンドゲートの電気回路はバイポーラトランジスタＴ
のベースで形成した一個の信号入力端子１と、このトラ
ンジスタＴのコレクタにダイオード６を経て夫々接続し
た数個の信号出力端子２，３，４および５とを有してい
る。

この入力端子１は電流供給装置すなわち電流源１で示し
た装置を有する。トランジスタＴはプレーナトランジス
タであつて、そのコレクターベース接合はシヨツトキダ
イオード７によつて分路してある。

このクランプ作用ダ・イオードに基因してこのトランジ
スタは集積回路に今日必要とされている高速スイツチン
グ速度を有する。このクランプダイオード７を省略する
場合には、導通状態にあるこのトランジスタは相当に飽
和してしまう。この場合にはトランジスノ夕は犬量の蓄
積電荷を主として少数電荷キヤリ了の形態で含み、その
コレクタ領域に位置する。

従つて、このトランジスタのスイツチングオフはゆつく
りと行なわれる。このクランプ作用ダイオード７はこの
トランジスタが飽和とならないようにするので、前述し
たような電荷蓄積を回避する。動作期間に信号入力端子
１が接続されていないと、この入力端子１には電流１が
供給されて導通状態と関連するトランジスタＴのエミツ
ターベース電圧に充電される。このダイ万−ドの順方向
電圧すなわち接合電圧ＢＥは例えば珪素トランジスタの
場合には約７００ないし７５０ｍＶである。信号入力端
子における電圧がダイオード順方向電圧ＶＢＥに達する
と、トランジスタＴが導通となり電流１はベース電流と
して使用される。従つて、一個以上の信号出力端子に流
れる電流はトランジスタＴを経て消費され、当該信号出
力端子における電圧は導通トランジスタＴのコレクター
エミツタ電圧と結合ダイオード６のダイオード順方向電
圧Ｄ１とを加え合わせた電圧に等しい。このコレクター
エミツタ電圧は電圧ＶＢＥからクランプダイオード７の
ダイオード順方向電圧ＶＤ２だけ低い電圧に等しい。電
圧ＶＤ２が電圧ＶＤｌよりも大きい場合には、信号出力
電圧はＢＥよりも小さく当該信号出力端子に接続した次
段のナンドゲートのトランジスタは非導通状態を保持す
ることとなる。ロジツク信号のスウイングすなわち高い
信号レベルと低い信号レベルとの間の差は結合ダイオー
ド６の順方向電圧ＶＤｌとクランプ作用ダイオード７の
順方向電圧ＶＤ２との間の差に等しい。

このシヨツトキクランプダイオード７は約５００ｍのダ
イオード順方向電圧ＶＤ２を有するＰｔｓｌ−Ｓｉ−コ
ンタクト（ＣＯｎｔａｃｔ）である。シヨツトキ結合ダ
イオード６は約３５０ｍのダイオード順方向電圧を有す
るＴ１−Ｓｉコンタクトである。従つてロジツク信号の
スウイングは約１５０ｍＶである。この比較的小さいロ
ジツクスウイングがゲート回路の遅延時間に好ましい影
響を与える。高い信号状態から低い信号状態への切換ま
たはその逆の切換を行なう時、微小電圧差のみを橋絡さ
せる必要がある。従つて、この切換えをこれに対応した
短時間隔に実行することが出来る。従つて、上述した既
知ロジツク回路が注目する回路技術特性を有するのは次
の二つの点に基因する。

先ず第一に、シヨツトキダイオード７を用いることによ
つて飽和しないようにした高速プレーナトランジスタを
使用している点にある。第二の点は約１５０ｍＶという
小さな好適な順方向電圧差を有するシヨツトキダイオー
ドを提供するような異なつた構成の金属対半導体コンタ
クトを有するように好適に選定したメタラィズド層（金
属化層）にある。従つて、スイツチングトランジスタＴ
および所望のロジツクスウイングの決定の双方において
、金属化層の選定が基本的決定要素となる。本発明は、
異なる材料の導電層から構成する必要のあるこの決定力
を有する複雑な金属化層を使用する代わりに、例えば現
在の製品に既に使用されているはるかに簡単な金属化層
の使用を可能とするものである。次に第２図ないし第４
図により本発明の第一実施例を説明する。

これら図において、半導体本体２０は主表面２１を有し
、この表面に第一導電形の数個の表面領域２２〜２８が
隣接しており、これら領域は第一導電形とは反対の第二
導電形の共通基板領域２９上に位置している。この基板
領域２９は共通半導体層とし得、これを例えば基板上に
設ける。本実施例では例えば固有抵抗が１０〜１５Ω？
の珪素のＰ形半導体基板を使用する。主表面２１の表面
領域２２〜２８を分離区域３０によつて夫々囲み、この
区域によつて少なくとも動作中はこれら表面領域を互い
に電気的に分離する。この分離区域はその全体、または
一部分を絶縁材料で構成し得る。また、ｐ形区域を主表
面２１からｎ形表面層へと延在させて使用することも出
来る。このｐ形分離区域はその表面層の厚さの一部分に
わたり延在しまたはこの表面層を完全に突き通すので、
これら分離区域は基板２９に到る。分離区域３０と表面
領域２２〜２８との間および基板２９と表面領域２２〜
２８との間に形成されるｐ−ｎ接合に逆方向に電圧を印
加することによつて、動作期間に普通の方法で表面領域
２２〜２８間に電気的分離を確実に形成し得る。表面領
域２２ないし２８の少なくとも１つ２２はバイポーラト
ランジスタのコレクタ領域として供する。このコレクタ
領域２２は低ドーピング部分３１と高ドーピング部分３
２とを有し、この高ドーピング部分はコレクタ領域２２
と基板領域２９との間のインタフエースに沿つて延在し
ている。さらに、このバイポーラトランジスタは第一導
電形のエミツタ区域３３を有しており、このエミツタ区
域は主表面２１に接し、半導体本体２０中においてこの
主表面２１にまで延在している第二導電形のベース区域
３４によつてコレクタ領域２２から分離されている。

このｎ形エミツタ区域３３はｐ形ベース領域３４と第一
ダイオード順方向電圧ＶＢＥを有する第一ｐ−ｎ接合３
５を形成し、ｐ形ベース区域３４はｎ形コレクタ領域２
２と第二ｐ−ｎ接合３６を形成する。主表面２１には電
気的分離層３７が在り、これは第２図の平面図では透明
とみなした。

この層３７は例えば絶縁材料、例えば、二酸化珪素また
は窒化珪素或いはこれらの組合わせたものを含む。絶縁
層３７中の第一の穴３８はエミツタ区域３３の上に位置
している。第二の穴３９はエミツタ区域３３の側方であ
つてベース区域３４の上に位置している。さらに、ベー
ス区域３４の側方にあつて、コレクタ区域２２の上に数
個の第三の穴４０が存在している。第２図において、絶
縁層３７に示した穴を×印で示してある。半導体本体２
０から第一、第二および第三の穴３８，３９および４０
に夫々延在して電気的接続を形成するための導体配線（
以下トラツクト称する）１１，１２，１３，１４，１５
および４１を絶縁層３７によつて分離する。

図示の便宜のために第２図には導体トラツクの図示を省
略してある。第三の穴４０へ延在している導体トラツク
１２，１３，１４および１５は各々コレクタ領域２２と
このコレクタ領域と隣接する整流接合１６を介して結合
している。本例では、この整流接合１６は金属対半導体
接合またはシヨツトキ接合であり、これは例えば米国特
許明細書第３，８５５，６１２号″に開示されている白
金ケイ化物コンタクトを含み得る。この整流接合１６は
ダイオード順方向電圧ＶＤｌを有する。この回路の動作
には、接合１６はトランジスタのエミツターベースｐ−
ｎ接合３５のダイオード順方向電圧ＶＢＥよりも小さい
ダイオード順方向電圧Ｄ１を有するように使用されるこ
とが望ましい。本発明によれば、コレクタ領域２２の低
オーミツク部分３２の主表面２１とほぼ平行な方向への
延在を制限する。

この場合この低オーミツク部分３２はエミツタ区域３３
および整流接合１６の下へと延在しているが、第二の穴
３９の下に延在するベース区域３４の一部分の下へとは
延在していない。このためコレクタ領域の高オーミツク
部分３１が基板領域２９と直接隣接して第三ｐ−ｎ接合
４２を形成する領域がそのまま残る。第二および第三ｐ
−ｎ接合３６および４２間で測定したコレクタ領域２２
の高オーミツク部分３１の厚さは好ましくは５μｍより
小さい。その結果、Ｎｐｎトランジスタ構体中に、有効
的にしかも実質的にトランジスタのためのさらに多くの
半導体、表面範囲を要求することなく、縦形（バーチカ
ル）で相補形の補助Ｐｎｐトランジスタが組込まれる。
この相補形補助トランジスタのエミツタをベース区域３
４によつて形成し、そのベースをｐ−ｎ接合３６と４２
との間のコレクタ領域２２の高オーミツク部分３１によ
つて形成しおよびそのコレクタを基板領域２９によつて
形成する。追加の手段すなわち本例では埋込層３２の大
きさを通常の場合よりも小さくしてベース接点の下側で
は基板領域がベース−コレクタ接合３６からの距離が比
較的短かいところで延在するようにしたので、基板２９
の当該部分は、これに隣接する高オーミツク部分３１と
ベース区域３４を有する相補形補助トランジスタのコレ
クタとして、有効に作用する。その結果、インバータト
ランジスタが過駆動した時、ベース区域３４に流れる電
流の相当部分が補助トランジスタを経て流れ 過駆動
インバータトランジスタでの移動電荷 リヤの蓄積を
著しく低減する。この点につぎ 明する。第２図は表
面領域２３ないし２、７を示してあり、これらは同じま
たは少なくとも した回路素子を含んでいる。

従つて、これら領 々はプレーナＮｐｎトランジス
タのコレクタ として供し、工伸′ｂ？″．′！）？
中こ袖１゜普算へ↑の個数は各個々のトランジスタによ
つて１個とが例えば４個または５個と変わり、この個数
は集積回路から発生させるロジツク関数に依存する。コ
レクタ領域または島２２ないし２７を、信号入力端子１
１に電流を供給する伸長表面領域２８の両側に配置する
。この領域２８中には多数のラテラルＰｎｐトランジス
タを具え、これらは共通ｐ形エミツタ区域４３を有して
いる。領域２８は共通ｎ形ベース区域として供する。ｐ
叩トランジスタは夫々分離したｐ形コレクタ区域４４を
有しており、これら区域は絶縁層３７中の穴４５を介し
て信号入力端子１１に接続する。共通エミツタ区域４３
は穴４６を介して導体トラツク４７に接続する。このト
ラツクは給電源用の接続部４８を有する。共通ベース領
域２８は高オーミツク部分４９と埋込層の形態の低オー
ミツク部分５０とを有する。

さらに、ベース区域２８内には低オーミツクｎ形表面領
域５１があり、これは例えばエミツタ区域３４と同時に
設けることが出来これは個々のコレクタ区域４４を互い
に少なくとも部分的にしやへいする。また領域５１はエ
ミツタおよびコレクタ区域と分離区域３０との間のしや
へい領域を構成する。この埋込層５０および表面領域５
１はベース直列抵抗を低減ししかも基板およびまたは分
離区域に対するコレクタ区域相互間の寄生トランジスタ
作用を抑制する。表面領域５１の上に絶縁層３７中の穴
５２，５９があり、この穴を経て共通エミツタ区域２８
が導体トラツク５３と接続している。この集積回路は、
今日の複雑なＬＳＩ回路では普通であるが、数個の層を
有する金属化層で組立てる。

その目的のために、絶縁層３７は第一のすなわち最も下
側の層５５と第二のすなわち最も上側の層５６とから成
り、第一層は穴３８，３９，４０，４５，４６および５
２を有している。特に導体トラツク１１〜１５および４
７を含む導体トラツクの第一レベルは最下層５５上に位
置する。導体トラツク４１および５３は夫々２つの部分
から成つており、その第一部分５７および６３は夫夫第
一レベルにあつて穴３８および５２へと夫々延在してい
る。さらにその第二部分５８および６４は第二レベル上
にあつて穴５９を介して夫々第一部分５７および６３に
直接接続している。尚、この第二レベルは最上層５６に
よつて第一レベルから分離されている。この導体トラツ
ク５３の第二部分６４を例えばくし状とし、このくしの
基部はエミツタ区域４３および導体トラツク４７とほぼ
平行に延在しており、このくしの突出部すなわち歯の部
分はこのくしの基部から絶縁層３７の穴５９へ向けてそ
の中へ図示のように延在している。

この第二部分６４は導体トラツク５３のための図式的に
示した接続部５４に接続することが出来る。第一レベル
の導体トラツク１１〜１５、４７および５７を例えばア
ルミニウムまたは他の好適導電材料とし得る。

所望ならば埋込層を使用して絶縁層中の穴に形成した白
金ケイ化物とアルミニウムとの間の直接接触を回避する
ことも出来る。埋込層として例えばチタン一白金または
チタン−タングステンまたはロジウム（ＲｈＯｄｉｕｍ
）を使用することが出来る。第二レベルの導体トラツク
５８および６４は例えばアルミニウムまたはチタン一白
金一金である。

好ましくは第一絶縁層３７中の全ての穴３８，３９，４
０，４５，４６，５２特に第一、第二および第三穴３８
〜４０では同一材料が半導体、本体と直接接触している
。

本実施例では、この材料は前述した白金ケイ化物であつ
て、これは穴４０ではシヨツトキダイオードを形成し、
他の穴においては導体トラツクとこの穴中の導体トラツ
クに隣接する半導体領域との間に導電容易接合を形成す
る。エミツタ区域３３に接続した導体トラツク４１は図
式的に示した接続部６０を具えており、基板領域２９は
接続部６１を有しており、この接続部を接続部６０に接
続して給電源用の共通接続部６２を形成する。

この接続部６２を例えば大地電位点のような好適な基準
電位点に接続する。

電流または電圧供給源を接続部６２と４８との間に接続
する。接続部５４を好適な基準電位点に接続する。この
際ｐ−ｎ−ｐトランジスタが導通する。集積回路はさら
に図示していないが一個以上の信号入力端子を有し、こ
れらを介して一個以上の導体トラツク１１へ入力信号を
供給することが出来る。さらに、この回路は図示してい
ないが一個以上の信号出力端子を有し、これらを介して
集積回路によつて発生した出力信号を導出することが出
来る。尚、導体トラツクの第二レベルを所要に応じて別
の絶縁層で完全にまたは部分的に覆うことが出来る。上
述した実施例はＬＳＩ回路に特に好適な特性を組合わせ
て有している。第一に、この集積回路に必要な製造工程
は前述した既知回路に対するよりも著しく簡単である。
本発明による集積回路は例えばＬＳＴＴＬおよびＩ２Ｌ
を製造出来ると同じ有効な工程で製造することが出来る
。前述した既知回路とは著しく異なり、ＬＳＴＴＬおよ
び１２Ｌは双方とも商品として市場に出ている。これら
２つの商品と本発明による集積回路とを比較すると、こ
こに提案した新しいＬＳＩロジツクの特別な適合性と適
用可能性とを期特出来る。斯様な比較においては、比較
されるべき製品が同一または実質的に同一な工程で製造
されるべきである点が重要であるばかりではなくトポロ
ジまたはレイアウトに関するデザイン比較基準を使用す
べきである。以下述べるような結果は、３つ全ての製品
に対してマスクに形成されるべき最小図形は少なくとも
５μｍの長さを有しなければならないという比較基準に
基づくものである。さらに、厚さが約３μｍで固有抵抗
が約０．７Ω？のｎ形エピタキシヤル層を本発明回路の
ために使用した。シヨツトキ結合ダイオードはプラチネ
ルシリサイド接合（プラチナとニツケルとの合金と珪化
物との接合）を有するＬＳＴＴＬでは普通である形のも
のであつた。このダイオードのダイオード順方向電圧は
約０．４８Ｖであつた。既知のように、従来のＩ２Ｌは
ＬＳＴＴＬと比べて比較的動作速度が遅い。

単一出力を有するＩ２Ｌインバータの最小遅延時間は約
１０ないし２０ｎｓｅｃであるが、ＬＳＴＴＬの最小遅
延時間は約５ないし７ｎｓｅｃの近くにある。このスイ
ツチング時間は、厚さが約３μｍのエピタキシヤルを有
するＩ２ＬおよびＬＳＴＴＬ集積回路において夫々実現
出来る。Ｉ２Ｌ回路のエピタキシヤル層の固有抵抗は約
０．７Ω？でありＬＳＴＴＬ集積回路の場合にはその値
は約０．３Ω？と推定される。本発明回路の最小遅延時
間は約３ないし３．５ｎｓｅｃである。この最小遅延時
間は約４００１ｔＡの電流レベルで測定したものである
。エミツタ・ベースーダイオード順方向電圧は約７６０
ｍＶであり、導通インバータトランジスタのコレクター
エミツタ一電圧ＣＥは約６０ｍＶであつた。ロジツク信
号のスウイングは約２２０ｍであつた。シヨツトキクラ
ンプダイオードを用いてＬＳＴＴＬのインバータトラン
ジスタはシヨツトキダイオードにより飽和しないように
維持され、本発明によるインバータトランジスタは飽和
となるという事実にもかかわらず、後者の回路は前者の
回路の約２分の１遅延時間を有する。これに対してまた
飽和となる比較し得るＩ２Ｌインバータは本発明の３な
いし６倍の遅延時間を有する。上述した処からも明らか
なように、埋込層の大きさを制限することは意外に有効
的な手段であつて、コレクタ領域内の内部直列抵抗は増
大しないかほとんど増大しないし、他方特に有効的な相
補的補助トランジスタを得る。このトランジスタはイン
バータトランジスタが飽和となるという事実の影響を著
しく低減すると共にインバータトランジスタが飽和とな
る程度を容易に制御する。比較のために用いられる他の
量は遅延時間τと電力消費量Ｄとの積である。

ＬＳＴＴＬの場合には積τＤは約１９ｐＪであり、Ｉ２
Ｌおよび本発明回路の場合には約０．５ないし２ｐＪと
いうほぼ同じ値である。従つて、この点に関しても本発
明による集積回路は良好である。ＬＳＩ回路にとつて特
に重要である第３の量は実装密度または半導体表面範囲
の単位Ｍｄ当りの平均的において実現出来るゲート回路
の個数である。

この点に関しては既知のようにＩ２Ｌは約２００ないし
２５０ゲート／ＭＴｌの実装密度を有しておりこれは１
５ないし２０ゲート／Ｍｄの実装密度を有するＬＳＴＴ
Ｌよりも優れている。本発明による積積回路の実装密度
は１２０ないし１８０ゲート／ｍ！Ｌである。従つて本
発明による実装密度はＬＳＴＴＬの場合よりも約６倍以
上優れておりＩ２Ｌの場合の２分の１にもならない。従
つて、本願発明はＬＳＴＴＬに対しては著しい改良を提
供しおよび従来のＩ２Ｌによつては得られないスイツチ
ング速度を必要とする応用に関してＩ２Ｌと競争して有
意義である。

Ｉ２Ｌにおいて、絶縁分離を使用する場合には実際には
数Ｎｓｅｃのスイツチング速度を実現することが出来る
。しかしながら、その製造工程は従来よりも一層複雑化
するので価格も比較的高くなる。さらに、１２Ｌの場合
と同様な理由のために、本発明による集積論理回路にお
けるスイツチング速度を絶縁分離を使用することによつ
て増大することが出来る。次に第５図および第６図につ
き本発明の第二実施例を説明する。

本実施例においては集積回路を改善するため多数の別の
手段とか処置とか等を講フする。

本例においては第一実施例における特にインバータトラ
ンジスタおよび結合ダイオードに相当する構成成分には
同一符号を付して示す。第５図には導体トラツクのいく
つかを第一レベルに示す。これは特に導体１１，１２，
５７である。図示の明確のためにこれらトラツクに斜線
を付して示す。スイツチング速度を改善する第一の手段
はベース区域３４の非能動部分を拡大してベース接点を
形成するために必要であるよりも著しく大きくするが、
それにもかかわらず埋込層３２の大きさをエミツタ区域
３３およびベース区域３４の能動部分の下の領域に制限
することである。

ベース区域３４の能動部分はエミツタ区域３３を収容す
るために必要である部分を意味すると解する。

この能動部分に隣接したベース領域３４の非能動部分は
導体トラツク１１の電気的接続のために必要である。本
実施例において、例えば１２μｍ×１２μｍであつて約
６μｍ×６μｍの接点穴３８を有するエミツタ区域３３
を使用ししかも半導体表面においてエミツターベース接
合３５とベース−コレクタ接合３６との間に最小距離を
３μｍに維持する場合には、エミツタ区域に必要なベー
ス区域の能動部分は１８μｍ×１８μｍである。

しかしながら、ベース接点用の少なくとも一個の接点穴
がエミツタ区域の側方に必要である。この接点穴３９は
例えば５μｍ×５μｍである。さらに追加して穴３８お
よび３９に延在している導体５７および１１間の最小距
離が約６μｍであることを考慮すると、ベース区域３４
は全体として１８μｍ×３２μｍである。従つて接触用
のベース区域３４の非能動部分は少なくとも１８μｍ×
１４μｍである。上述したような寸法とすると、非能動
部分は能動部分よりも２０％小さい表面範囲を有する。
この第二実施例においては、３７μｍ×１８μｍのベー
ス区域３４を使用する。

この区域内には１２μｍ×１２／１ｍ１の同じエミツタ
区域を有している。従つてこの場合には、能動部分はま
た１８μｍ×１８μｍの範囲を有する。この場合、非能
動部分は１８μＭＸｌ９μｍの寸法をとる。この第二実
施例においては、第一実施例における場合よりも非能動
部分の範囲は約３５７０大である。さらに、この第二実
施例では非能動部分は能動部分よりも大きい範囲を有し
ている。本発明の範囲内で、好ましくはバーチカル相補
形補助トランジスタのエミツタを含むベース区域３４の
非能動部分は能動部分と少なくとも等しい大きさである
。第二実施例においては、一層大きいベース区域３４を
使用して接点穴３９を拡大する。

この場合、５μｍ×１０μｍの穴を使用する代かりに、
１０μＭＸｌＯμｍの穴３９を使用する。従つて穴３９
は最小限必要である幅の２倍である。本来穴３９のこの
拡大は集積回路の適切な動作に対しては必らずしも必要
ではない。実際に存在する穴３９とは無関係に、本発明
の範囲内で提案されるようなベース区域３４を伸長する
ことによつて、ベース区域３４の非能動部分が非常に大
きくなり従つて結合ダイオードに対する最小寸法の穴４
０よりも大きい幅を有する接点穴３９を使用出来る十分
な範囲を得ることが出来る。この利用出来る範囲は好ま
しくは最小寸法の穴４０の少なくとも２倍に等しい幅を
有する接点穴に対して十分大である。この二つの実施例
において、穴４０は５μｍ×２２μｍの寸法を有する。
上述した寸法は製造期間における種々のホトリソグラフ
イック処理に必要であるマスクにも関係する。

既知のように、集積回路自体における実際の寸法はわず
かに異なる。その理由は特に感光ラ ニツカ一の露光お
よび現象の際に、マスクの正確な再生を得られないし、
エツチング処理の期間に度度アンダカツテイング（Ｕｎ
ｄｅｒｃｕｔｔｉｎｇ）が生じさらには不純物の拡散の
際にラテラル拡散が生じるからである。ベース区域３４
を上述したように拡大することによつて、ｐ−ｎ接合３
６および４２の相対向して位置する部分も一層大きな範
囲を得る。

従つて実際には組込まれたバーチカルｐ−ｎ−ｐ補助ト
ランジスタを拡大し、その結果導通インバータト ５ラ
ンジスタの過剰ベース電流をさらに有効的におよびｐ−
ｎ接合３６間の一層低い順方向電圧で散らすことが出来
る。従つて導通インバータトランジスタの過駆動の程度
は小さくコレクタ領域２２での電荷の蓄積も低減する。
上述においてはインバータトランジスタは単一エミツタ
区域３３と単一ベース接点穴３８とを有するとした。

特に所要の電流レベルに応じて、例えば二個の導電的に
相互接続したエミツタ区域を使用することが出来る。さ
らに、数個の例えば二個の接点穴を単一エミツタ区域の
相対向して位置する側に設けることが出来る。数個の接
点穴を使用する場合には、補助トランジスタを各ベース
接点の下に必らずしも組込む必要はない。インバータト
ランジスタのコレクタ領域２２は好ましくは長方形であ
り、絶縁層中の穴３８，３９および４０を同一方向に互
いに側方に位置させる。この際、穴３９およびこれと関
連するエミツタ区域３３は結合ダイオードのための穴４
０と前記穴または少なくとも一個の穴３８との間に位置
している。所望の組込まれたバーチカル補助トランジス
タは好ましくは最後に述べた最外側の接点穴の下に位置
している。埋込層３２は好ましくはエミツタ区域３３の
下から結合ダイオード１６の下へと中断さわることなく
連続している。スイツチング速度を改善するための他の
手段は他の表面区域７１の追加によつて改善されたラテ
ラル補助トランジスタを組込むことである。

この他の表面区域は製造の際ベース区域３４と同時に得
ることが出来る。この区域７１はベース区域３４および
分離区域３０と同じ導電形を有し、さらに半導体表面に
おいて分離区域３０と部分的に一致する。すなかちこれ
ら区域３０と７１とは互いに重なり合う。重要なことは
ベース区域３４と分離区域３０とを異なる拡散処理によ
つて得るので、半導体表面におけるそれらの相互距離は
比較的大きくなければならない。これに対して、ベース
区域３１と区域７１とは同一拡散処理によつて同時に得
るので、それらの相互距離は比較的小さくできる。これ
らは半導本本体中にほぼ同一の侵入深さを有し、主要表
面へ横切る方向におけるこれらの不純物添加濃度の変化
はほぼ同じである。ベース区域３４と分離区域３０との
間の通常の距離は約１０μｍである。ベース区域３４と
表面区域７１との間の距離は５μｍ以上である必要はな
い。区域３４および７１は有効ラテラル補助トランジス
タのエミツタおよびコレクタを構成し、そのベース厚は
５μｍかまたはそれ以下である。インバータトランジス
タが導通すると、この補助トランジスタは電流を散らす
のでインバータトランジスタの過駆動の程度は一層小さ
い。上述したように、ラテラル補助トランジスタのベー
ス幅は最大で５ｐとするのが好ましい。

本実施例においては、製造時に使用されるマスクに形成
する窓間の距離は上述した１０および５Ｉ０ｎに対応す
るものとするも、この場合集積回路での対応する寸法は
特にラテラル拡散が生じることに起因して小さくなるこ
とを考慮してこれらの距離を決定する。ベース区域３４
と分離区域３０との間の距離は平均で約７μｍである。
ラテラル補助トランジスタのベース幅は実際には約３μ
ｍである。ラテラル相補的補助トランジスタを有するこ
の実施例においては、追加の表面区域７１は第二導電形
の領域を構成し、これはこの補助トランジスタのコレク
タとして有効的に供する。

この他の表面区域７１は閉鎖形状とし得、この場合ベー
ス区域３４をリング状に囲むことが出来る。

この場合、これはベース区域３４と結合ダイオード１６
との間に延在する。しかしながら好ましくはこの他の区
域７１を結合ダイオード１６の側で開けてこの結合ダイ
オードに面しないベース区域の端縁の一部分においての
みベース区域３４を囲むようにすることが出来る。この
ため、本実施例においては、区域７１はＵ字状である。
表面区域７１は分離区域３０に直接接触させず、これら
両区域間の電気接続を集積回路の絶縁層上の導体配線を
介し、或いは半導体本体内または半導体本体上の半導体
領域を介して、或いはこれらの双方を介して行なうこと
もできること勿論である。閉鎖形でない形状を有する区
域７１を使用することは、斯様な区域が結合ダイオード
１６に面するベース区域３４の側では実質的に余分なも
のであるという認識に基づいている。特に、結合ダイオ
ードをシヨツトキダイオードとする場合には、整流作用
接合１６におけるコレクタ領域２２中の少数電荷キヤリ
アの寿命が著しく短かい。特に、ベース区域３４の最も
近くに位置する第一結合ダイオードはこのコレクタ領域
から少数電荷キヤリアを引き出すので実質的には区域７
１と同じ機能を満たす。その結果、第一結合ダイオード
を経て流れる電流はさらに離れて位置する残存結合ダイ
オードを経て流れる電流よりも僅かに多い。しかしなが
ら、この電流レベルの差は著しく小さいので、回路の適
切な電気的動作が損なわれることはない。このインバー
タトランジスタはこのような電流差を吸収出来るほどの
十分な利得を有する。ノこの他の表面区域７１に対して
選定した形状により半導体表面には余分な区域が必要で
ないという重大な利益を奏する。

コレクタ領域全体を取り囲む閉鎖形状すなわちリングと
すると、結合ダイオードに利用出来る範囲が制限されて
しまう。ベース区域３４を取り囲みしかもこのベース区
域３４と第一結合ダイオード１６との間に延在する閉鎖
形状すなわちリングとすると、このベース区域３４と第
一結合ダイオード１６との間の距離を一層大とする必要
が生じてしまう。スイツチング速度を速める他の方法は
、電流供給用として使用される第一実施例のラテラルｐ
一ｎ−ｐトランジスタ４３，２８，４４の代わりに最低
のおそらくは１Ｖ以下の給電電圧と共同する抵抗を使用
することである。

この給電電圧は最大でもインバータトランジスタのダイ
オード順方向電圧ＶＢＥとロジツク信号のスウイングと
の和に等しく、換言すれば、最大でも約２ＢＥ−Ｄ１に
等しくするのが好ましい。尚、ここでＶＤｌは結合ダイ
オードのダイオード順方向電圧である。前述した最後の
方法はまた第二実施例でも実現出来る。インバータトラ
ンジスタのコレクタ領域２２ないし２６を共通表面領域
または島７２の相対向して位置する両側に配置する。こ
の島７２は多数の抵抗７３を具え、これら抵抗は夫々信
号入力導体１１に接続してある。さらに抵抗７３は接続
接点を導電層７４の形態で具えている。この導電層７４
は、エミツタ区域３３に接続されている導電層５７と同
様に、第一レベルの導体トラツクに属する。この導電層
７４は第５図には示していない給電ライン７５に対する
接続部として作用して第５図の面内を水平方向に抵抗７
３のほぼ中心の上方において延在している。この水平給
電ライン７５は第二レベルの導体トラツクに属しており
、このラインは第５図の面内で上方および下方に交互に
向いた突出部を有しており、これら突出部は絶縁層５６
内の穴を介して層７４と接続している。尚、この絶縁層
５６は異なるレベルの導体トラツクを互いに分離するも
のである。また第二給電ライン５８は第二レベルの導体
トラツクに属しており、これについては第５図において
図示を省略している。

給電ライン５８は給電ライン７５とほぼ平行に延在しお
よびエミツタ区域３３の上に横たわつている。第５図に
は数個の信号入力導体１１と、第一レベルの導体トラツ
クに属する信号出力導体１２とを示してある。

遠く離れて位置する集積回路の他の部分の信号を図示の
インバータトランジスタに供給する限りにおいては、抵
抗７３の電気接続部間において給電ラインと平行な方向
に位置する少なくとも二つの位置を利用することが出来
る。さらに、第５図の下部に示すように、抵抗とインバ
ータトランジスタとの間の一つの点を用いることも出来
る。さらに第二レベルの導体トラツクを用いて互いに交
差している信号導体を実現することが出来る。抵抗７３
は集積回路に対して普通である構体を有する。

これらはｐ形区域であつて、ベース区域３４と同時に得
ることが出来る。これら区域７３は共通島７２中の埋込
層７６の上方に位置している。抵抗７３の給電ライン７
５に接続された端部にはさらに高不純物添加濃度のｎ形
表面区域７７をエミツタ区域３３と同時に設ける。区域
７３および７７の境界に形成されるｐ−ｎ接合７８は上
に横たわつている導電層７４によつて短絡する。給電ラ
イン７５を、表面区域７７を経て、共通島７２に直接接
続する。必ずしも全ての抵抗を隣接する表面区域７７お
よび短絡ｐ−ｎ接合７８を介して共通島７２に一側にお
いて接続する必要はないこと明らかである。

例えば、給電ライン７５および共通島７２間の単一接続
部自体が既に十分に満たしている場合がある。種々のｐ
−ｎ接合の漏洩電流のみを給電ラインに接続部を介して
消散させる必要があるので、この接続部を経る電流は比
較的少ない。区域７３のシート抵抗は例えば約２００Ω
である。

抵抗は夫々例えば約８００Ωの値を有する。給電ライン
７５を接続部４８に接続し、基板２９はもとより給電ラ
イン５８を接続部６２へ接続する。接続部４８および６
２間には例えば約９２０ｍの給電圧を印加することが出
来る。この給電源は第６図に電圧源７９として示してあ
る。この給電圧を選定してインバータトランジスタのダ
イオード順方向電圧ＶＢＥとロジツクスウイングとの和
に等しくする。このロジツクスウイングはこの電圧ＢＥ
からダイオード順方向電圧ＶＤｌと導通インバータトラ
ンジスタのコレクターエミツタ電圧０Ｅとの和を減じた
ものに等しい。動作期間中、導通インバータトランジス
タを有する第一ゲート回路の出力端子はこの時インバー
タトランジスタが非導通である第二ゲート回路の入力端
子に接続される。

ロジツクスウイングに等しい電圧降下は第一ゲート回路
と関連する抵抗の両端間に生じる。実際、入力信号は高
くてベースエミツタ順方向電圧ＶｉＥに等しい。第二ゲ
ート回路と関連する抵抗の両端間にはロジツクスウイン
グの２倍大きい電圧降下が発生する。この場合、入力信
号は低くてダイオード順方向電圧Ｖ。，と導通トランジ
スタの電圧ＶＣＥとの和にほぼ等しい。従つて、第二抵
抗を経て流れしかも導通トランジスタのコレクタを経て
消散される電流は第一抵抗を経て流れ導通トランジスタ
に対してベース電流として供給される電流の約２倍であ
る。従つて、導通トランジスタはさらに理想的な電流源
を有する場合よりも過駆動される程度が低い。後者の場
合、ベースおよびコレクタ電流の大きさはほぼ等しいが
、本例では抵抗７３と協同する供給電圧が低いので、２
倍の相違が生じる。従つてインバータトランジスタにお
ける電荷蓄積が減少する。また、一層高い給電圧を使用
する場合には、抵抗を介してインバータトランジスタの
ベースに電流を供給することが有益である。その場合、
抵抗の抵抗値は一層大きくする必要がある。必要ならば
、これら抵抗をイオンインプランテーシヨンを用いて既
知の方法で製造し得る。その場合には、例えば約２ｋΩ
のシート抵抗を有する抵抗区域を簡単に得ることが出来
る。さらには、半導体本体中ではなく本体上に例えばチ
タン、タンタルまたは多結晶半導体材料のような抵抗材
料の層で抵抗を設けることが出来る。この場合、この層
は堆積その他の方法で得ることが出来る。上述した実施
例では、電流はバーチカルおよびラテラルの双方または
いずれか一方の相補形補助トランジスタを経て接続部６
１へ拡散する。

この電気的接続部６１はこの補助トランジスタのコレク
タの接続部を構成する。直列抵抗を低減するために、別
の配置も好適となり得る。すなわちこの配置においては
この接続部は基板２９に接触しないし或いは基板の下側
以外においてもこれに接続される。この他の回路配置に
おいては、半導体本体の上側において深いｐ形区域３０
を導体トラツクに接続すると共に例えば給電ライン５８
に好ましくは互いに一定距離に位置する箇所で接続する
。この分離区域がその深さの全体にわたつてまたはその
深さの一部分にわたり絶縁材料から成る場合には、ゲー
ト回路間にまたはゲート回路のそばに規則的に配置した
箇所に深い半導体区域を設けることを勧め得る。この区
域は半導体表面から基板領域まで延在し、半導体表面に
おいて導体トラツクに接続しおよびこのように電流の所
望の拡散に供し得るものである。上述した集積論理回路
を半導体技術において普通に用いられている方法によつ
て普通の方法で完全に製造することが出来る。

本発明は上述した実施例にのみ限定されるものではなく
本発明の範囲を逸脱することなく多くの変形が可能であ
ること明らかである。

例えば、ゲルマニウムまたはＡ−Ｂ化合物のような他の
半導体材料を使用出来る。さらに上述した実施例におけ
る導電形を相互に変えることも出来、その場合には電圧
および電流の方向も適合するように変えることが出来る
。表面層の厚さは約６．５μｍよりは大きくないのが好
ましい。最大でも約３．５μｍの厚さを使用するのが有
益である。この表面層を普通はエピタキシヤル層で形成
するが他の方法例えば拡散またはイオン注入法によつて
得ることも出来る。コレクタ領域を分離領域として設け
ることが出来るが、これを反対導電形の基板に不純物添
加によつて得る。固有抵抗または一般には表面層の不純
物添加濃度を適合するように広い範囲内で変えることも
出来る。例えば０．７Ω？のエピタキシヤル層を用いる
代わりに、約０．３Ω？のエピタキシヤル層を使用する
ことも容易に行ない得る。この固有抵抗は特に結合ダイ
オードの直列抵抗に影響を及ぼす。バーチカル補助トラ
ンジスタおよびラテラル補助トランジスタの両者に対し
て、エミツタおよびコレクタ間の両補助トランジスタの
ベース幅は好ましくは約３μｍまたはそれ以下である。

さらに補助トランジスタのエミツタを含むベース区域の
非能動部分に対して対称的であるようにインバータトラ
ンジスタを構成することも出来る。

その場合には、ベース接点は中央に位置し、エミツタ区
域および一個以上の結合ダイオードはこの接点の相対向
する二つの側に存在している。これら各側には埋込層が
存在し、この埋込層はエミツフタ区域の下から結合ダイ
オードの下へと中断することなく連続している。

斯様な対称トランジスタにラテラル補助トランジスタを
組込む場合には、そのコレクタとして作用する領域は二
つの部分すなわち結合ダイオードに面していないベース
区域の二つの対向する側の側方に位置している部分を含
む。バーチカル補助トランジスタのコレクタとしてイン
バータトランジスタのベース区域に対向して位置する基
板領域の部分の不純物濃度は、インバータトランジスタ
のコレクタ領域の低オーミツク部分の不純物濃度よりも
少なくとも１０分の１に低減させ、好ましくは少くとも
１００分の１に低減させるのが有益である。

さらに、結合ダイオード１６は前述した白金ケイ化物以
外の材料を用いて得ることも出来る。

例えば、アルミニウム、ケイ化白金またはチタンを使用
することが出来る。この材料は白金ケイ化物接合につき
述べた場合のように絶縁層中の穴にのみに存在し得、或
いはチタンの場合には度々そうであるが導体トラツクの
一部分を一つの層として形成し得る。その場合にはチタ
ンの層を例えば金のような導電容易層で被覆する。この
導電容易層には必要ならば、例えば白金の埋込層を組込
むことが出来る。

【図面の簡単な説明】

第１図は既知ナンド回路を示す電気回路図、第２図は本
発明集積回路の第一実施例を示す部分的平面図、第３図
および第４図は第２図の−線および一線に沿つて取つた
第一実施例の断面図、第５図は本発明集積回路の第二実
施例を示す部分的路線図、第６図は第二実施例の−線に
沿つて取つた断面図である。 １・・・・・・入力端子、２〜５・・・・・・出力端子
、６・・・・・・結合ダイオード、７・・・・・・クラ
ンプダイオード、１１〜１５，４１，４７，５３，５７
，５８，６３，６４・・・・・・導体トラツク（配線）
、１６・・・・・・整流接合、２０・・・・・・半導体
本体、２１・・・・・・主表面、２２〜２８，５１・・
・・・・表面領域、２９・・・・・・共通基板領域、３
０・・・・・・分離区域、３１，４９・・・・・・高オ
ーミツク部分、３２，５０・・・・・・低オーミツク部
分、３３，４３・・・・・・エミツタ区域、３４・・・
・・・ベース区域、３５・・・・・・第一ｐ−ｎ接合、
３６・・・・・・第二ｐ−ｎ接合、３７，５５，５６・
・・・・・分離層、３８・・・・・・第一穴、３９・・
・・・・第二穴、４０・・・・・・第三穴、４２・・・
・・・第三ｐ−ｎ接合、４４・・・・・・コレクタ領域
、３８〜４０，４５，４６，５２，５９・・・・・・穴
、５４，６０〜６２・・・・・・接続部、５６・・・・
・・絶縁層、３２，５０，７６・・・・・・埋込層、５
８，７５・・・・・・給電ライン、７１，７７・・・・
・・表面区域、７２・・・・・島、７３・・・・・・抵
抗、７４・・・・・・導電層、７８・・・・・・ｐ−ｎ
接合、７９・・・・・・電圧源。

Claims (1)

1. 【特許請求の範囲】 １ バイポーラトランジスタのベースによつて形成した
   信号入力端子と、各々ダイオードを介して前記のバイポ
   ーラトランジスタのコレクタに結合させた複数個の信号
   出力端子とを具える集積論理回路であつて、前記信号入
   力端子は電流を供給する装置を具えており、集積論理回
   路はさらに主表面を有する半導体本体を具え、前記主表
   面には第一導電形の複数個の表面領域が隣接しており、
   これらの表面領域は前記第一導電形とに反対の第二導電
   形の共通基板領域上に位置しており、各前記表面領域は
   、前記主表面において、少なくとも動作期間中これら表
   面領域を互いに電気的に分離する分離区域によつて囲ま
   れており、前記第一導電形の表面領域の一つは前記バイ
   ポーラトランジスタのコレクタ領域として供し、前記バ
   イポーラトランジスタはさらに前記主張面に隣接した第
   一導電形のエミッタ区域を有し、このエミッタ区域は前
   記半導本体体中において前記主表面にまで延在している
   第二導電形のベース区域によつて前記コレクタ領域から
   分離されており、前記ベース区域は前記コレクタ領域の
   一部分の上に位置するとともに前記エミッタ区域とで第
   一ｐ−ｎ接合を形成し、該ベース区域は前記コレクタ領
   域とで第二ｐ−ｎ接合を形成し、電気的絶縁層が前記主
   表面上に存在し、該電気的絶縁層は前記エミッタ区域の
   上にある第一穴と、前記エミッタ区域の側方であつて前
   記ベース区域の上にある第二穴と、前記ベース区域の側
   方であつて前記コレクタ領域の上にある複数個の第三穴
   とを有しており、前記電気的絶縁層は電気的接続のため
   前記第一穴、第二穴および第三穴の中へ延在している導
   体配線を半導体本体から分離しており、前記第三穴の中
   へ延在している導体配線は各々前記コレクタ領域に隣接
   する整流接合を介してこのコレクタ領域に結合している
   集積論理回路において、前記バイポーラトランジスタを
   有する前記集積論理回路を、前記ベース区域と領域を共
   用するエミッタと、第一導電形の前記コレクタ領域と領
   域を共用するベースと、コレクタとして作用する第二導
   電形の他の領域とを有するようにした相補形補助トラン
   ジスタを見えるように構成し、前記他の領域は第一導電
   形の前記コレクタ領域に隣接し且つ電気的接続部を有し
   、これにより、前記バイポーラトランジスタが過駆動さ
   れた時、該バイポーラトランジスタの前記ベース区域中
   を流れる電流の可成りの部分が前記相補形補助トランジ
   スタを流れ、この過駆動されたバイポーラトランジスタ
   における移動電荷チヤリアの蓄積が著しく減少されるよ
   うにしたことを特徴とする集積論理回路。 ２ 前記コレクタ領域は比較的多量に不純物をドーピン
   グした高ドーピング部分と前記コレクタ領域および前記
   基板領域間のインターフェースでこれに沿つて延在して
   いる比較的少量に不純物をドーピングした低ドーピング
   部分とを有する特許請求の範囲１記載の集積論理回路に
   おいて、前記主表面に対しほぼ平行な方向における前記
   コレクタ領域中の前記低ドーピング部分の大きさを制限
   し、これによりこの低ドーピング部分が前記エミッタ区
   域および前記整流接合の下方で延在しているも前記絶縁
   層中の前記第二穴の下側にある前記ベース区域の一部の
   下方では延在しないようにし、前記コレクタ領域の前記
   高ドーピング部分の領域が前記基板領域と直接隣接して
   第三ｐ−ｎ接合を形成し、前記相補形補助トランジスタ
   の前記他の領域が、前記基板領域のうち、前記コレクタ
   の領域の高ドーピング部分に隣接する部分を有している
   ことを特徴とする集積論理回路。 ３ 前記第二および第三ｐ−ｎ接合間で測定した前記コ
   レクタ領域の高ドーピング部分の厚さを最大で５μｍと
   したことを特徴とする特許請求の範囲２記載の集積論理
   回路。 ４ 前記第一導電形の前記コレクタ領域の高ドーピング
   部分との境界における前記基板領域中の不純物濃度を前
   記コレクタ領域の前記低ドーピング部分中の不純物濃度
   よりも少なくとも１０分の１に低減させたことを特徴と
   する特許請求の範囲２または３記載の集積論理回路。 ５ 前記ベース区域は前記エミッタ区域を囲む能動部分
   と、これに隣接した非能動部分とを有し、該非能動部分
   上に第二穴が存在し、この非能動部分は前記ベース区域
   を電気接続する作用をし、この非能動部分は前記補助ト
   ランジスタのエミッタを具えており、この非能動部分を
   前記能動部分と少なくとも等しい大きさとしたことを特
   徴とする特許請求の範囲２ないし４のいずれか一つに記
   載の集積論理回路。 ６ 前記ベース区域は前記エミッタ区域を囲む能動部分
   と、これに隣接した非能動部分とを有し、該非能動部分
   上に第二穴が存在し、この非能動部分は前記ベース区域
   を電気接続する作用をし、この非能動部分は前記補助ト
   ランジスタのエミッタを具えており、前記第二穴は前記
   第一導電形の前コレクタ領域の上の前記第三穴の幅より
   も大きい幅を有していることを特徴とする特許請求の範
   囲２ないし４のいずれか一つに記載の集積論理回路。 ７ 前記第二穴の幅は前記第三穴の幅の少なくとも２倍
   の大きさであることを特徴とする特許請求の範囲６記載
   の集積論理回路。 ８ 前記主表面上から見て、前記第一、第二および第三
   穴は列を形成しており、エミッタ区域の上に位置する少
   くとも一個の第一穴は一個以上の第三穴と、前記補助ト
   ランジスタのエミッタを具える前記ベース区域の一部分
   の上に位置する第二穴との間に存在していることを特徴
   とする特許請求の範囲２ないし７のいずれか一つに記載
   の集積論理回路。 ９ 前記補助トランジスタの前記他の領域が第二導電形
   の他の表面区域を有しており、該他の表面区域は前記主
   表面において前記ベース区域の側方に存在し且つ前記主
   表面から前記半導体本体中へ前記ベース区域とほぼ同じ
   深さにまで延在しており、さらに前記他の表面区域は前
   記基板領域に電気的接続されていることを特徴とする特
   許請求の範囲１ないし８のいずれか一つに記載の集積論
   理回路。 １０ 前記ベース区域と前記他の表面区域との間の前記
   主表面においての距離は最大でも５μｍであることを特
   徴とする特許請求の範囲９記載の集積論理回路。 １１ 前記分離区域は前記第二導電形の表面区域であり
   、該表面区域は前記主表面から前記半導体本体中へと前
   記他の表面区域よりも一層大なる深さにまで延在してお
   り、前記他の表面区域は前記第一導電形の前記コレクタ
   領域に隣接している前記分離区域に電気的に接触してこ
   れら両区域が前記主表面において互いに重なり合つてい
   ることを特徴とする特許請求の範囲９または１０記載の
   集積論理回路。 １２ 前記ベース区域は前記主表面において前記他の表
   面区域によつて部分的にのみ囲まれており、前記主表面
   に位置する前記ベース区域の周縁は部分的に一個以上の
   第三穴に対向して位置しており、前記周縁の残りの部分
   はすべて前記他の表面区域に対向して位置していること
   を特徴とする特許請求の範囲９ないし１１のいずれか一
   つに記載の集積論理回路。 １３ 前記ベース区域はほぼ長方形であり、前記他の表
   面区域はほぼＵ字状であつて前記ベース区域を三方の側
   において囲み、前記絶縁層中の第三穴は前記ベース区域
   の残りの第四の側であつてその側方に配置してあること
   を特徴とする特許請求の範囲１２記載の集積論理回路。