JPH04204889A - Ｌｃｄ表示装置のリセット回路 - Google Patents
Ｌｃｄ表示装置のリセット回路Info
- Publication number
- JPH04204889A JPH04204889A JP33846390A JP33846390A JPH04204889A JP H04204889 A JPH04204889 A JP H04204889A JP 33846390 A JP33846390 A JP 33846390A JP 33846390 A JP33846390 A JP 33846390A JP H04204889 A JPH04204889 A JP H04204889A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- reset
- reset pulse
- lcd display
- power source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 abstract description 6
- 230000000903 blocking effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＬＣＤ表示素子を用いたデータ表示装置に係わ
り、特にフレームメモリを備えたＬＣＤ表示装置におけ
る電源スイツチオン時のＬＣＤ表示素子への直流印加を
防止するリセット回路に関する。
り、特にフレームメモリを備えたＬＣＤ表示装置におけ
る電源スイツチオン時のＬＣＤ表示素子への直流印加を
防止するリセット回路に関する。
（口〉従来の技術
一般に情報処理装置において、Ｖ Ｇ Ａ （Ｖｉｄｅ
。
。
Ｇｒａｐｈｉｃ Ａｒｒａｙ）モードと呼ばれる表示モ
ードが採用きれており、このＶＧＡモードの表示切換え
用に水平同期信号、垂直同期信号の極性の信号が表示モ
ードに対応して情報処理部から出力される構成となって
いる。
ードが採用きれており、このＶＧＡモードの表示切換え
用に水平同期信号、垂直同期信号の極性の信号が表示モ
ードに対応して情報処理部から出力される構成となって
いる。
このモードに利用できるＩＣシステムが開発され、その
１つとして（株）日立製作所製８ビツトマイクロコンピ
ユータＨＤ６６８４０ＬＶＩＣがある。そのアプリケー
ションノートとして昭和６３年１１月に発行きれた第１
版第２ページの図１−１に基本システム構成が示されて
いる。
１つとして（株）日立製作所製８ビツトマイクロコンピ
ユータＨＤ６６８４０ＬＶＩＣがある。そのアプリケー
ションノートとして昭和６３年１１月に発行きれた第１
版第２ページの図１−１に基本システム構成が示されて
いる。
また駆動ＩＣの電源回路に関しては、液晶駆動用電源に
電源遅延回路を設けた例が実開平１−１３９２９６号に
記載されている。
電源遅延回路を設けた例が実開平１−１３９２９６号に
記載されている。
（ハ）発明が解決しようとする課題
前述の従来例では表示素子の駆動に関する基本構成、時
間的な遅延を図った構成のみであり、特に電源投入時の
ＬＣＤ表示素子への直流印加による画面上での白い横条
が第４図に示すように生じる欠点に対する対策は何ら提
示されていない。
間的な遅延を図った構成のみであり、特に電源投入時の
ＬＣＤ表示素子への直流印加による画面上での白い横条
が第４図に示すように生じる欠点に対する対策は何ら提
示されていない。
そこで本発明は上記欠点を除去した新規な技術を提案す
るものである。
るものである。
（ニ）課題を解決するための手段
本発明は、水平及び垂直同期信号から生成する第１のリ
セットパルス発生回路と電源端子に接続した時定数回路
出力から生成する第２のリセットパルス発生回路を論理
ゲートにより合成したパルス波形により電源スイツチオ
ン時のＬＣＤへの直流印加を防止する構成である。
セットパルス発生回路と電源端子に接続した時定数回路
出力から生成する第２のリセットパルス発生回路を論理
ゲートにより合成したパルス波形により電源スイツチオ
ン時のＬＣＤへの直流印加を防止する構成である。
（ホ）作用
制御回路に対して第１及び第２のリセットパルス発生回
路の出力を論理回路にて論理和をとり、ＬＣＤ素子への
直流阻止のための制御パルスを印加して、所期の目的が
達成きれる。
路の出力を論理回路にて論理和をとり、ＬＣＤ素子への
直流阻止のための制御パルスを印加して、所期の目的が
達成きれる。
（へ〉実施例
図面に従って本発明を説明すると、第１図は本発明のＬ
ＣＤ表示装置のリセットパルス発生回路の基本ブロック
図、第２図は同回路の要部回路図、第３図は同回路に用
いる第１のリセットパルス発生回路の回路図、第４図は
その説明波形図を示す。図面において、（１）は情報処
理部、（２〉は検知回路、（３）は第１のリセットパル
ス発生回路、（４）は時定数回路、（５）は第２のリセ
ットパルス発生回路、（６）はＡＮＤゲート、（７）は
制御回路、（８）はフレームメモリ、（９）はＬＣＤ表
示素子、（１０）は電源端子、（１１）（１２）は垂直
、水平同期用同期端子、（１３）はゲート回路、（１４
）は第１のモノマルチ回路、（１５）は第２のモノマル
チ回路、（１６）はＡＮＤゲート、（１７）は出力端子
を示す。
ＣＤ表示装置のリセットパルス発生回路の基本ブロック
図、第２図は同回路の要部回路図、第３図は同回路に用
いる第１のリセットパルス発生回路の回路図、第４図は
その説明波形図を示す。図面において、（１）は情報処
理部、（２〉は検知回路、（３）は第１のリセットパル
ス発生回路、（４）は時定数回路、（５）は第２のリセ
ットパルス発生回路、（６）はＡＮＤゲート、（７）は
制御回路、（８）はフレームメモリ、（９）はＬＣＤ表
示素子、（１０）は電源端子、（１１）（１２）は垂直
、水平同期用同期端子、（１３）はゲート回路、（１４
）は第１のモノマルチ回路、（１５）は第２のモノマル
チ回路、（１６）はＡＮＤゲート、（１７）は出力端子
を示す。
次に本発明回路の動作について説明すると、第１図及び
第３図に示すように垂直、水平同期信号が各々端子（１
１）（１２）に加わると、（第４図（イ）（ロ）の波形
又は（ニ）（ホ）に示す極性）ゲート回路（１３）を通
して論理出力に応じて第１のモノマルチ回路（１４）か
らパルス波形の出力が現われる。（第４図（ハ）又は（
へ）） このとき定常状態における電源端子（１０）は電圧Ｖｃ
ｏに保たれている。（第４図（ト））次に電源スィッチ
をオンにしたとき（電源投入時）、全ての電源はゼロか
らスタートして、先ず情報処理部（１）からは、垂直、
水平同期信号が送出されて、第１のモノマルチ回路（１
４）からは第３図（４）に示すリセットパルスが現われ
、一方電源端子（１０）からは時定数回路（４）を通し
て所定の時間遅れ（時間１＋）により第２のモノマルチ
回路（１５）から第３図（す）に示す出力を生成する。
第３図に示すように垂直、水平同期信号が各々端子（１
１）（１２）に加わると、（第４図（イ）（ロ）の波形
又は（ニ）（ホ）に示す極性）ゲート回路（１３）を通
して論理出力に応じて第１のモノマルチ回路（１４）か
らパルス波形の出力が現われる。（第４図（ハ）又は（
へ）） このとき定常状態における電源端子（１０）は電圧Ｖｃ
ｏに保たれている。（第４図（ト））次に電源スィッチ
をオンにしたとき（電源投入時）、全ての電源はゼロか
らスタートして、先ず情報処理部（１）からは、垂直、
水平同期信号が送出されて、第１のモノマルチ回路（１
４）からは第３図（４）に示すリセットパルスが現われ
、一方電源端子（１０）からは時定数回路（４）を通し
て所定の時間遅れ（時間１＋）により第２のモノマルチ
回路（１５）から第３図（す）に示す出力を生成する。
そこでＡＮＤ回路（１６）により第３図（チ）及び（す
）の波形が論理処理されて、第３図（ス）に示す波形と
なって２つのパルス（ＰＩ）（ＰＩ）が得られ、これに
より制御回路（７）を通してフレームメモリ（８）をリ
セットできる。
）の波形が論理処理されて、第３図（ス）に示す波形と
なって２つのパルス（ＰＩ）（ＰＩ）が得られ、これに
より制御回路（７）を通してフレームメモリ（８）をリ
セットできる。
これにより、従来第４図に示すような黒画面で白い横条
を生じていたのに対して、横条は未然に防止きれる。
を生じていたのに対して、横条は未然に防止きれる。
（ト）発明の効果
本発明は、従来ＬＣＤ表示素子に対して、′￥ｔ、源投
入時、黒画面において白い横条が症状として現われてい
たのを、２つのリセットパルスを合成して制御回路に加
え、フレームメモリをリセットで
入時、黒画面において白い横条が症状として現われてい
たのを、２つのリセットパルスを合成して制御回路に加
え、フレームメモリをリセットで
第１図は本発明のＬＣＤ表示装置のリセットｄ。
路の回路図、第２図は同回路に用いる要部回路図、第３
図は同回路の説明波形図、第４図は同回路の説明用画面
状態図を示す。 （１）・・・情報処理部、 （３）（５）・・・リセッ
トパルス発生回路、 （４〉・・・時定数回路、 （６
）・・・ＡＮＤゲート、（７）・・・制御回路、（８）
・・・フレームメモリ、 （９）・・・ＬＣＤ表示素子
、 （１０）・・・電源端子。
図は同回路の説明波形図、第４図は同回路の説明用画面
状態図を示す。 （１）・・・情報処理部、 （３）（５）・・・リセッ
トパルス発生回路、 （４〉・・・時定数回路、 （６
）・・・ＡＮＤゲート、（７）・・・制御回路、（８）
・・・フレームメモリ、 （９）・・・ＬＣＤ表示素子
、 （１０）・・・電源端子。
Claims (1)
- （１）電源端子、水平同期端子、垂直同期端子、制御回
路、ＬＣＤ表示素子を備えたＬＣＤ表示装置において、
前記水平同期端子及び垂直同期端子に接続された第１の
リセットパルス発生回路、前記電源端子に時定数回路が
接続されかつその出力側が接続された第２のリセットパ
ルス発生回路、前記第１のリセットパルス発生回路及び
第２のリセットパルス発生回路の出力をゲート回路を介
して前記制御回路に接続し、電源投入時における前記Ｌ
ＣＤ表示素子への直流印加を除去することを特徴とした
ＬＣＤ表示装置のリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33846390A JPH04204889A (ja) | 1990-11-30 | 1990-11-30 | Ｌｃｄ表示装置のリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33846390A JPH04204889A (ja) | 1990-11-30 | 1990-11-30 | Ｌｃｄ表示装置のリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04204889A true JPH04204889A (ja) | 1992-07-27 |
Family
ID=18318402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33846390A Pending JPH04204889A (ja) | 1990-11-30 | 1990-11-30 | Ｌｃｄ表示装置のリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04204889A (ja) |
-
1990
- 1990-11-30 JP JP33846390A patent/JPH04204889A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5396258A (en) | Plasma display control system | |
| US20040100435A1 (en) | Liquid crystal display and driving method thereof | |
| JPH07101335B2 (ja) | 表示装置の駆動回路 | |
| WO2017024610A1 (zh) | 一种驱动电路 | |
| JPH03126070A (ja) | 液晶駆動装置および液晶パネルの駆動方法 | |
| JPS6341829A (ja) | 液晶表示装置及びその駆動方法 | |
| JP3108293B2 (ja) | 液晶駆動回路 | |
| JPS62141589A (ja) | 液晶表示回路 | |
| JPS61294416A (ja) | 液晶表示式受像装置の駆動方式 | |
| JP2932521B2 (ja) | 液晶表示装置の制御回路 | |
| JPH08234702A (ja) | 表示装置 | |
| JP3532515B2 (ja) | アクティブマトリクス基板 | |
| JPH01174185A (ja) | 液晶表示装置 | |
| JP2609583B2 (ja) | 液晶表示装置 | |
| JP2922916B2 (ja) | 液晶表示装置 | |
| KR100925291B1 (ko) | 액정 표시 장치 | |
| JPS62157010A (ja) | 液晶パネル駆動装置 | |
| JPH04204888A (ja) | データ表示装置のリセット回路 | |
| JPH04204497A (ja) | 情報機器の表示反転装置 | |
| JP3253584B2 (ja) | 液晶表示装置 | |
| JPS6283726A (ja) | 液晶駆動方式 | |
| JPH0782304B2 (ja) | 液晶表示装置 | |
| JP3431820B2 (ja) | 表示装置 | |
| JPH0452683A (ja) | 液晶表示パネルの駆動装置 | |
| JPH03186890A (ja) | 液晶表示装置と液晶駆動装置 |