JPH04205237A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリアクセス方式に関し、特に、マルチプロ
セッサシステムに使用されるメモリアクセス方式に関す
るものである。

［従来の技術］ 従来、マルチプロセッサシステム（以下、システムとい
う）においては、全てのプロセッサからアクセスされる
共有メモリを有する構成、また処理効率の向上のため共
有メモリに加えて各プロセッサに付属する固有メモリを
有する構成が一般的であった。この共有メモリは１つの
記憶装置に全てのメモリを集中配置する構成、各プロセ
ッサに対応するよう複数の記憶装置に共有メモリを分散
配置する構成、及びその中間形態とがあった。

［発明が解決しようとしている課題］ しかしながら、共有メモリを集中配置する構成のシステ
ムでは、複数プロセッサからのメモリアクセス競合が発
生し、バスネックあるいはメモリネックのために処理効
率が低下するという問題が生じていた。この問題を解決
するため、−船釣番こは各プロセッサに付属する固有メ
モリを追加したシステムが使用されているが、この固有
メモ’Ｊ　４１他のプロセッサからアクセスすることが
できなｌ／Ａため、共有データを固有メモリに格納する
ことはできないという問題があった。仮に固有メモする
こ共有データを格納する場合、他のプロセッサに付属す
る固有メモリに存在する可能性のある共有データとの一
貫性保持のために、プロセッサ間通信を頻繁に行わねば
ならず、そのためにシステムに余分な負荷がかかるとい
う別の問題が生じてしまた。

さらに共有メモリを分散配置する構成の場合、プロセッ
サとメモリを対として１つの単位（以下、ＰＵという）
とする場合が多く、ＰＵごと心こユニット番号（以下、
ＰＵ−ＩＤという）を設け、ＰＵ間でメモリアドレスの
競合が発生しなし１ようＰＵ−Ｉ　ＤとＰＵ内のメモリ
アドレスからシステムの共有メモリアドレスを決定して
いた。つまり、システム起動時にシステム構成に従って
、共有メモリのアドレスがシステム全体で共通するアド
レスとなるようにメモリ配置を行っていた。

−しかしながらこのようなシステム構成では、例えば、
８ＰＵのシステムの場合、ＩＰＵの故障により、物理メ
モリ空間上に歯抜けが生じてしまうのでシステムの再構
成や再起動が必要となる欠点があった。

本発明は上記従来例に鑑みてなされたもので、マルチプ
ロセッサシステムにおいて、各プロセッサ専用メモリに
対するアクセスを可能とするメモリアクセス方式を提供
することを目的とする。

［課題を解決するための手段］ 上記目的を達成するために本発明のメモリアクセス方式
は以下の様な構成からなる。即ち、マルチプロセッサシ
ステムにおいて、複数のプロセッサ各々に付属した記憶
手段と、前記複数のブ９セッサの間で互いに情報を交換
するための経路として使用する情報伝達手段と、前記複
数のプロセッサ各々にあって、前記複数のプロセッサの
１つが他のプロセッサに付属する前記記憶手段にアクセ
スするために記憶アドレスのアドレス変換を行う第１の
アドレス変換手段と、前記複数のプロセッサ各々にあっ
て、前記複数のプロセッサの１つに付属する前記記憶手
段に対して他のプロセッサからのアクセスを行わせるた
めに記憶アドレスのアドレス変換を行う第２のアドレス
変換手段と、前記複数のプロセッサ各々にあって、前記
記憶手段に対する、前記記憶手段が属するプロセッサか
らのアクセスと他のプロセッサからのアクセスを制御す
る制御手段とを設ける。

［作用］ 以上の構成により本発明は、プロセッサが有する第１の
アドレス変換手段と、プロセッサ間を接続している情報
伝達手段と、アクセスを望む記憶手段を有する他のプロ
セッサが有する第２のアドレス変換手段とを通じて他の
プロセッサの記憶手段に対してアクセスするよう動作す
る。

［実施例］ 以下添付図面を参照して本発明の好適な実施例を説明す
る。

第１図は本発明の代表的な実施例であるマルチプロセッ
サシステムの構成を示すブロック図である。第１図にお
いて、１は各プロセッサからアクセスされる共有メモリ
、２は各プロセッサユニット（以下、ＰＵという）と共
有メモリ１及び不図示のＩ１０システム等が接続される
共通バス、３ａ〜３ｂ等はＰＵである。また各ＰＵは、
ＣＰＵ４、キャッシュメモリ（以下、キャッシュという
）５、トランスレーションルックアサイドバッファ（以
下、ＴＬＢという）６、仮想アドレスから内部メモリア
ドレス（以下、内部アドレスという）にアドレス変換す
るページマツプｉｉ７、仮想アドレスをシステム共通中
間アドレスに変換するページマツプｉｅ８、システム共
通中間アドレスから内部アドレスに変換するページマツ
プｅｉ９、ＰＵ内部からの要求により発生したメモリア
クセスと、外部からの要求によって発生したメモリアク
セスを調停するアビータ１０、他のＰＵから参照可能な
固有メモリ１１から構成されている。

また、キャッシュ５はキャッシュタグやコンパレータ等
、キャッシュシステムを構成するのに必要なユニットを
包含しているものとする。本実施例では、キャッシュ５
はＣＰＵ４に外付けされる構成としているが、キャッシ
ュ内蔵型ＣＰＵを用いることもできる。

さてＣＰＵ４から発行された仮想アドレスは、キャッシ
ュ５、ＴＬＢ６、ページマツプｉｉ７、及び、ページマ
ツプｉｅ８に与えられる０次に、ＣＰＵ４から発行され
た仮想アドレスは、初めにキャッシュ５にヒツトするか
どうかキャッシュ５によって判別される。キャッシュ５
にヒツトした場合はＴＬＢ６、ページマツプｉｉ７、ペ
ージマツプｉｅ８でのアドレス変換は中止され、ヒツト
したデータをＣＰＵ４に転送するとともに、ライトヒツ
ト時にはキャッシュコヒーレンスプロトコルに従った情
報を共通バス２に伝達する。

これに対してキャッシュ５において、キャツシュヒツト
がなかった場合、さらに固有メモリ１１に仮想アドレス
が存在するかどうかについて、その内部アドレスを保有
するＴＬＢ６で、ＣＰＵ４から発行された仮想アドレス
が固有メモリ１１に存在するかを判別する。ここでＴＬ
Ｂ６に、その仮想アドレスに対応するエントリがあれば
、該仮想アドレスはＴＬＢ６で内部アドレスに変換され
アービタ１０を経由して固有メモリ１１に与えられる。

この時、同時にその旨がページマツプｉｉ７に通知され
内部アドレスへのアドレス変換が禁止される。さらに、
同じ通知がページマツプｉｅ８に伝達され、ページマツ
プｉｅ８によるアドレス変換が禁止される。

ＴＬＢ６のエントリに該仮想アドレスのエントリが存在
しない場合には、ページマツプｉｉ７を使用してアドレ
ス変換を行う。その変換は、メモリマネジメントユニッ
ト（ＭＭＵ）がハードウェア的に実行してもＣＰＵ４を
介してソフトウェア的に実行しても良い。

第２図は本実施例のアドレスマツピングの状態を示した
図である。第２図では仮想空間が２４ビツトアドレシン
グアーキテクチユアに基づいてマツピングされるものと
している・ 第２図において、左側から順にＰＵ　（３ａ）で実行中
のプロセスの仮想空間、ＰＵ　（３ａ）の内部空間（固
有メモリ１１のアドレス空間）、中間実空間、ＰＵ（３
ｂ）の内部空間（ＰＵ　（３ｂ）の固有メモリのアドレ
ス空間）、及び、共有メモリ１の実空間のアドレスマツ
ピングを各々示している。第２図によると、ＰＵ（３ａ
）で実行中プロセスの仮想空間アドレスのい（つかの部
分は、矢印群ａによりＰＵ　（３ａ）の固有メモリ１１
に対応する内部空間にマツピングされていることが示さ
れている。ここで矢印群ａは、ＴＬＢ６またはページマ
ツプｉｉ７を介して仮想空間と内部空間との間でアドレ
ス変換が行なわれていることを示す。

ページマツプｉｅ８はＣＰＵ４が現在実行しているプロ
セスの仮想空間をシステム全体の共通な中間実空間にマ
ツプする。中間実空間上には各ＰＵ内の固有メモリ、共
有メモリ１、及び、不図示のＩ１０システムのＩ１０空
間がマツピングされている。第２図の矢印群すに示され
ているように、ＰＵ（３ａ）で実行中のプロセスの仮想
空間アドレス及びその他の空間各々は、ページマツプｉ
ｅ８の作用で中間実空間上では連続したアドレスとして
マツピングされる。

このようにＣＰＵ４から発行された仮想アドレスが固有
メモリ１１に存在しないと、該仮想アドレスはページマ
ツプｉｅ８を通して中間実空間上のアドレスに変換され
、ここではじめてＰＵ３外部の共通バス２に中間実アド
レスが出力される。

さて、共通バス２に出力された中間実アドレスは、共有
メモリ１もしくは他のＰＵによって取り込まれる。この
ことを示しているのが第２図の矢印群Ｃと矢印ｄである
。ここで矢印群Ｃは中間実空間が各ＰＵ（ここではＰＵ
３ａ〜３ｂ）の固有メモリにページマツプｅｉ９の作用
によりマツプされることを示している。また矢印ｄは、
共有メモリ１の実空間アドレスが中間実空間アドレスと
同一アドレスを有するようにとられていることを示して
いる。

まず共有メモリ１にそのアドレスに対応する部分の領域
が存在する場合について述べる。

ＣＰＵ４から発生された仮想アドレスは、中間実空間上
の共有メモリ１がマツプされた空間の定められた領域を
示すようページマツプｉｅ８により中間実空間アドレス
に変換される。中間実空間アドレスは共通バス２を経由
して共有メモリ１に与えられる。

次に、前記仮想空間アドレスに対応する部分の領域が別
のＰＵ（ここでは、ＰＵ　（３ｂ））の固有メモリに存
在する場合を考える。

ＰＵ　（３ｂ）の固有メモリ１１はＰＵ　（３ａ）の固
有メモリ１１と同様にＰＵ　（３ｂ）に含まれるページ
マツプｅｉによって中間実空間上にマツピングされる。

それで、ＰＵ　（３ａ）のページマツプｉｅ８にＰＵ　
（３ｂ）のページマツプｅｉによって中間実空間上にマ
ツピングされたアドレスを準備してお（。このような状
態で、ＣＰＵ４から発生された仮想アドレスは、中間実
空間上のＰＵ　（３ｂ）がマツプした空間の定められた
領域を示すようＰＵ　（３ａ）のページマツプｉｅ８に
より中間実空間アドレスに変換される。中間実空間アド
レスは共通バス２を経由してＰＵ　（３ｂ）に供給され
る。一方、ＰＵ　（３ｂ）ページマツプｅｉでは、中間
実空間アドレスをＰＵ　（３ｂ）の内部アドレスに変換
し固有メモリに与える。このようにして、ＰＵ（３ａ）
で発行された仮想アドレスによりＰＵ（３ａ）のページ
マツプｉｅ８とＰＵ　（３ｂ）のページマツプｅｉを経
由することによって、ＰＵ（３ｂ）の固有メモリをアク
セスできる。

以上説明したように、固有メモリ１１はＴＬＢ６、ペー
ジマツプｉｉ７、及び、ページマツプｅｉ９の３つの経
路でアクセスされる。しかし、ＴＬＢ６とページマツプ
ｉｉ７からのアクセスは排他的に発生するので、ＴＬＢ
６またはページマツプｉｉ７を通じたＰＵ内部からのア
クセスと、ページマツプ、ｅｉ９による外部からのアク
セス経路をもつことになる。

本実施例においては、ＰＵ内部からのアクセスを優先す
るようアービタ１０を使用させ、外部アクセスが実行中
であっても、そのサイクルの終了後、直ちに、内部アク
セスを割り込ませて優先的に実行し、内部アクセス動作
が終了後、外部アクセスを再開するように固有メモリへ
のアクセス優先権を制御している。

従って本実施例に従うなら、共有メモリ１がマツプされ
た空間の定められた領域を示すアドレスと、ＰＵ　（３
ｂ）の固有メモリ（不図示）がマツピングされた中間実
空間を示すアドレスをＰＵ（３ａ）のページマツプｉｅ
８に準備しておくことにより、ＰＵ（３ａ）のＣＰＵ４
で発生した仮想アドレスで共有メモリ１とＰＵ　（３ｂ
）の固有メモリをアクセスすることができる。さらに、
固有メモリに対する自プロセッサからのアクセスを他プ
ロセツサからのアクセスに優先させることによって、自
プロセッサ内での処理効率の低下を防止することができ
る。

［他の実施例］ 前述の実施例においては、共有メモリは中間実空間と同
一アドレスにマツピングし、中間実空間から各ＰＵの内
部空間へのアドレス変換には各領域のベースアドレスの
みをシフトさせ各領域それ自体は連続したアドレス空間
としてマツピングするものとして説明した。本実施例で
は共有メモリを、共有メモリと共通バスとの間に別のペ
ージマツプを置くことにより、さらに中間実空間を所定
の小さな処理単位（以下、ページという）ごとに取り扱
い、その単位ごとに任意の中間実空間を共有メモリの実
空間や各ＰＵの内部空間にマツピングする例について説
明する。

なお本実施例においては、共有メモリと共通バスとの間
に別のページマツプを設ける以外は前述の実施例で用い
たメモリアクセス装置と同じ構成の装置を用いるので、
装置参照番号は第１図と同じものを使用し、前述の実施
例と共通な装置各部の説明は省略する。

第３図は本実施例で用いる共有メモリ１２の構成を示す
図であり、メモリ部１４と共通バス２との間にページマ
ツプｅｍ１３を設けている。このページマツプｅ＋ｎ１
３により、共通バス２上の中間実アドレスがメモリ部１
４をアクセスするためにメモリ部１４の内部アドレスに
変換される。

第４図は本実施例におけるアドレス空間のマツピングを
示した図である。第４図を用いて、ＰＵ（３ａ）で実行
中のプロセスが共有メモリ１２ヘアクセスする場合と、
ＰＵ　（３ｂ）の固有メモリへアクセスする場合につい
て説明する。

まず、ＰＵ　（３ａ）で実行中のプロセスの仮想空間の
ページは、ページマツプｉｅ８により、中間実空間アド
レスＣ０〜Ｃｍａｘの領域にアドレス変換される。次に
、中間実空間アドレスは共有メモリ１２内部のページマ
ツプｅｍ１３によりメモリ部１４の内部アドレスに変換
される。このとき、メモリ部１４への内部アドレス変換
はページ単位に実行されるので、ページサイズ単位に連
続したアドレスがメモリ部１４に存在すれば、アドレス
変換は正常に実行される。従って、たとえ共有メモリ１
の一部に障害がありアクセス不能である場合（第４図の
共有メモリの実空間の［ｘｘｘｘ］で示す箇所）でも、
そこを使用せずとも中間実空間をマツプすることができ
る。

次に、ＰＵ　（３ｂ）の固有メモリへアクセスする場合
について述べる。

まず、第４図に示すＰＵ　（３ａ）で実行中のプロセス
のテキストの一部のページ（ＳＡ）のアドレスは、ペー
ジマツプｉｅ８によるアドレス変換で中間実空間上の領
域（ＳＣ）のアドレスに変換される。次に、ＰＵ　（３
ｂ）のページマツプｅｉによりＰＵ　（３ｂ）の固有メ
モリのある領域（ＳＢ）にマツプされる。本実施例では
、ＰＵ　（３ａ）で実行中のプロセスの一部のページ、
特にプロセス実行のための共通領域を第４図に示す斜線
領域のようにＰＵ　（３ａ及び３ｂ）のそれぞれの内部
空間にマツピングすることで、高速に応答可能な内部メ
モリを利用している。

従って本実施例に従うなら、共有メモリ１の一部に障害
があり使用不能であったとしても、その障害部分を使用
せず中間実空間をマツプすることができるので、共有メ
モリ部分障害に起因するシステムダウンを防止すること
ができる。また、ページ単位で他ＰＵの固有メモリをア
クセスできるので、効率的なメモリ資源利用が可能とな
る。

なお、以上２つの本実施例では、ＰＵ内部からの固有メ
モリのアクセスを外部からのアクセスに優先させる場合
について説明したが、本発明はこれに限定されるもので
はない。例えば、固有メモリアクセス権優先順位なＰＵ
各々の負荷バランスを考慮して動的に制御することも可
能である。

即ち、処理分割不可能なプロセスＡがマルチプロセッサ
システムの１つのＰＵだけで実行されているような場合
、そのプロセスを実行するＰＵの負荷だけが増大し、他
のＰＵはシステムの維持のための少量の負荷、例えば、
クロックやネットワーク管理等によるものだけとなる。

このため、他のＰＵに付属する固有メモリへの内部ｃＰ
Ｕからのアクセス頻度は低下するので、その固有メモリ
がプロセスＡ実行のため、割り当てられているコトカあ
る。このような条件下では、プロセスＡの処理効率を高
めるために、割り込み処理のような高速応答の必要があ
るプロセスを実行すべきＰＵを除いて、他のＰＵの固有
メモリのアクセス優先順位を外部アクセス優先になるよ
う動的に制御する。このことにより、大量にメモリを必
要とするプロセスを効率良く動作させることができ、メ
モリ資源の有効な活用が可能となる。

［発明の効果］ 以上説明したように本発明によれば、マルチプロセッサ
システムにおいて、各プロセッサ専用の固有メモリが他
のプロセッサからアクセス可能となるので、メモリの使
用効率が向上するという効果がある。

【図面の簡単な説明】

第１図は本発明の代表的な実施例であるマルチプロセッ
サシステムの構成を示すブロック図、第２図はアドレス
空間のマツピングを示す図、第３図は他の実施例に従う
共有メモリの構成を示すブロック図、そして、 第４図は他の実施例に従うアドレス空間のマツピングを
示す図である。 図中、１・・・共有メモリ、２・・・共有バス、３ａ。 ３ｂ・・・プロセッサユニット、４・・・ＣＰＵ、５・
・・キャッシュメモリ、６・・・ＴＬＢ、７・・・ペー
ジマツプｉｉ、　８・・・ページマツプｉｅ、９・・・
ページマツプｅｉ、１０・・・アービタ、１１・・・固
有メモリ、１３・・・ページマツプｅｍである。 特許出願人　　　キャノン株式会社

Claims (3)

【特許請求の範囲】
1. （１）マルチプロセッサシステムにおいて、複数のプロ
   セッサ各々に付属した記憶手段と、前記複数のプロセッ
   サの間で互いに情報を交換するための経路として使用す
   る情報伝達手段と、前記複数のプロセッサ各々にあつて
   、前記複数のプロセッサの１つが他のプロセッサに付属
   する前記記憶手段にアクセスするために記憶アドレスの
   アドレス変換を行う第１のアドレス変換手段と、 前記複数のプロセッサ各々にあつて、前記複数のプロセ
   ッサの１つに付属する前記記憶手段に対して他のプロセ
   ッサからのアクセスを行わせるために記憶アドレスのア
   ドレス変換を行う第２のアドレス変換手段と、 前記複数のプロセッサ各々にあつて、前記記憶手段に対
   する、前記記憶手段が属するプロセッサからのアクセス
   と他のプロセッサからのアクセスを制御する制御手段と
   を設けたことを特徴とするメモリアクセス方式。
2. （２）前記制御手段は前記記憶手段に対する前記記憶手
   段が属するプロセッサからのアクセスを他のプロセッサ
   からのアクセスに優先して実行するように制御すること
   を特徴とする請求項第１項に記載のメモリアクセス方式
   。
3. （３）前記制御手段は前記記憶手段に対する前記記憶手
   段が属するプロセッサからのアクセスと他のプロセッサ
   からのアクセスとの優先順位を、マルチプロセッサシス
   テム全体の負荷に応じて、動的に制御することを特徴と
   する請求項第１項に記載のメモリアクセス方式。