JPS6043756A - メモリ管理方式 - Google Patents
メモリ管理方式Info
- Publication number
- JPS6043756A JPS6043756A JP15132583A JP15132583A JPS6043756A JP S6043756 A JPS6043756 A JP S6043756A JP 15132583 A JP15132583 A JP 15132583A JP 15132583 A JP15132583 A JP 15132583A JP S6043756 A JPS6043756 A JP S6043756A
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- JP
- Japan
- Prior art keywords
- page
- pages
- memory
- program
- memories
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明はデータ処理装置における主メモリのメモリ管理
方式に関する。
方式に関する。
従来技術
主メモリのデータアクセス時間短縮や単位時間当シのデ
ータ供給能方向上のため、インタリーブ方式が一般に採
用されている。これは主メモリを独立に動作できる複数
のユニットに分割して、連続するメモリのアドレスを、
例えば８バイト単位に異なるユニットに割シ当てる方式
である。プログラムがアクセスするデータは数１０バイ
ト連続していることが多いので、上記数バイト単位のイ
ンタリーブ方式によシブログラム実行中のメモリのアク
セスはｌユニットに集中することなく各ユニットに均等
に行われることになる。従って負荷がユニットに配分さ
れて主メモリ／ステムの能力を有効に引出すことができ
る。
ータ供給能方向上のため、インタリーブ方式が一般に採
用されている。これは主メモリを独立に動作できる複数
のユニットに分割して、連続するメモリのアドレスを、
例えば８バイト単位に異なるユニットに割シ当てる方式
である。プログラムがアクセスするデータは数１０バイ
ト連続していることが多いので、上記数バイト単位のイ
ンタリーブ方式によシブログラム実行中のメモリのアク
セスはｌユニットに集中することなく各ユニットに均等
に行われることになる。従って負荷がユニットに配分さ
れて主メモリ／ステムの能力を有効に引出すことができ
る。
しかし、メモリユニットの数が多い場合、全ユニットに
またがって数バイト単位のインタリーブをすることは制
御をいたずらに複雑化する。また、主メモリの増設や故
障時の取替えをインタリーブ対象の全ユニットに対して
行う必要があるためシステム構成の柔軟性を欠きまた信
頼性上も好捷しくない。そこで大容量の主メモリシステ
ムでは複数個の独立したメモリ装置を設け、そのそれぞ
れの中で数バイト単位のインタリープをし、メモリ装置
間はインクリープしない方式がよく用いられる。しかし
この方式では複数のメモリ装置を均等に使用することが
難しく特定のメモリ装置に負荷が集中する現象を避けら
れないという欠点がある。
またがって数バイト単位のインタリーブをすることは制
御をいたずらに複雑化する。また、主メモリの増設や故
障時の取替えをインタリーブ対象の全ユニットに対して
行う必要があるためシステム構成の柔軟性を欠きまた信
頼性上も好捷しくない。そこで大容量の主メモリシステ
ムでは複数個の独立したメモリ装置を設け、そのそれぞ
れの中で数バイト単位のインタリープをし、メモリ装置
間はインクリープしない方式がよく用いられる。しかし
この方式では複数のメモリ装置を均等に使用することが
難しく特定のメモリ装置に負荷が集中する現象を避けら
れないという欠点がある。
発明の目的
本発明の目的は、ページ単位にメモリ装置間でインタリ
ープすることにより、上記欠点を解決し、スヘてのメモ
リ装置に負荷を均等に配分させ主メモリシステムの性能
を有効に利用するようにしたメモリ管理方式を提供する
ことにある。
ープすることにより、上記欠点を解決し、スヘてのメモ
リ装置に負荷を均等に配分させ主メモリシステムの性能
を有効に利用するようにしたメモリ管理方式を提供する
ことにある。
発明の構成
本発明の方式は、ａ数のメモリ装置を含む主メモリドベ
ージングアドレス方式を有する計算機において、プログ
ラムを構成するページを上記接舷のメモリ装置に、ペー
ジ単位に分散して記憶することを特徴とする。
ージングアドレス方式を有する計算機において、プログ
ラムを構成するページを上記接舷のメモリ装置に、ペー
ジ単位に分散して記憶することを特徴とする。
発明の実施例
次に本発明について図面を参押して詳細に説明する。
図を参照すると、本発明の一実に例はページテーブル１
０１を有するアドレス変換機構１００゜第１のメモリ装
置２１０および第２のメモリ装置２２０を有する主メモ
１Ｊ２００．およびページ割当機構１５０から構成され
ている。
０１を有するアドレス変換機構１００゜第１のメモリ装
置２１０および第２のメモリ装置２２０を有する主メモ
１Ｊ２００．およびページ割当機構１５０から構成され
ている。
前記アドレス変換機構１００はベージングの仮想記憶シ
ステムにおけるアドレス変換機構である。
ステムにおけるアドレス変換機構である。
前記ページテーブル１０１はそのアドレス変換に用いら
れ、該テーブルには、仮想アドレス空間の仮想ページに
対応して主メモリ上の物理ページアドレス等が格納され
ている。主メモリ２００はそれぞれ主メモリを構成する
独立に動作可能なメモリ装置２１０および２２０を備え
ている。本実施例では２つのメモリ装置のみ示しである
が一般には２つ以上の複数のメモリ装置から構成されて
も良い。第１のメモリ装置２１０には＃ｌから＃ｍまで
、第２のメモリ装置２２０には＃（ｍ＋１）から＃２ｍ
までの連続した物理ページがそれぞれ記憶されている。
れ、該テーブルには、仮想アドレス空間の仮想ページに
対応して主メモリ上の物理ページアドレス等が格納され
ている。主メモリ２００はそれぞれ主メモリを構成する
独立に動作可能なメモリ装置２１０および２２０を備え
ている。本実施例では２つのメモリ装置のみ示しである
が一般には２つ以上の複数のメモリ装置から構成されて
も良い。第１のメモリ装置２１０には＃ｌから＃ｍまで
、第２のメモリ装置２２０には＃（ｍ＋１）から＃２ｍ
までの連続した物理ページがそれぞれ記憶されている。
前記メモリ装置２１・０および２２０のそれぞれには、
例えば８個のメモリユニットに分解され、例えば８バイ
ト単位に８重のインタリーブがされているが本発明に直
接関係しないので説明は省略する。前記ページ割当て機
構１５０は仮想アドレス空間の仮想ページにどの物理ベ
ージを割シ当てるかを制御する。
例えば８個のメモリユニットに分解され、例えば８バイ
ト単位に８重のインタリーブがされているが本発明に直
接関係しないので説明は省略する。前記ページ割当て機
構１５０は仮想アドレス空間の仮想ページにどの物理ベ
ージを割シ当てるかを制御する。
次に本発明の詳細な説明する。上述のように、仮想ペー
ジと物理ページとの対応はページテーブル１０１で示さ
れる。今、プログラムＰが仮想アドレス空間の仮想ペー
ジ＃３から＃６の４ページに割つけられたとする。通常
仮想アドレス空間へのプログラムの割つけはこのように
連続した仮想アドレス領域に対して行われる。このプロ
グラムＰの実行に先立ち、ページ割当て機構１５０は主
メモリ上の空いている物理ページをプログラムＰの仮想
ページ＃３から＃６に割当てる。プログラムＰが主メモ
リよシ大きい場合、あるいは既定の枠よυ大きい場合は
、プログラム実行の前に全ページを割当てず、一部分あ
るいは既定枠のみを割当てる。以下の説明では、簡単の
ためプログラムＰの全仮想ページに一括して物理ページ
を割当てるものとする。
ジと物理ページとの対応はページテーブル１０１で示さ
れる。今、プログラムＰが仮想アドレス空間の仮想ペー
ジ＃３から＃６の４ページに割つけられたとする。通常
仮想アドレス空間へのプログラムの割つけはこのように
連続した仮想アドレス領域に対して行われる。このプロ
グラムＰの実行に先立ち、ページ割当て機構１５０は主
メモリ上の空いている物理ページをプログラムＰの仮想
ページ＃３から＃６に割当てる。プログラムＰが主メモ
リよシ大きい場合、あるいは既定の枠よυ大きい場合は
、プログラム実行の前に全ページを割当てず、一部分あ
るいは既定枠のみを割当てる。以下の説明では、簡単の
ためプログラムＰの全仮想ページに一括して物理ページ
を割当てるものとする。
ページ割当て機構１５０は、主メモリ上の空いている物
理ページのリスＩｆ管理している。このリストには各ペ
ージ毎にそのページがどのメモリ装置のものかを示す識
別子が付されている。また、識別子を付ず代シにメモリ
装置毎に空きページのリストを管理してもよい。ページ
割当て機構１５０は識別子あるい社個別ページリストを
見て、メモリ装置２１０および２２０からなるべく同む
の物理ページを選び出し、プログラムＰに割当てる。
理ページのリスＩｆ管理している。このリストには各ペ
ージ毎にそのページがどのメモリ装置のものかを示す識
別子が付されている。また、識別子を付ず代シにメモリ
装置毎に空きページのリストを管理してもよい。ページ
割当て機構１５０は識別子あるい社個別ページリストを
見て、メモリ装置２１０および２２０からなるべく同む
の物理ページを選び出し、プログラムＰに割当てる。
図の例では両メモリ装置から２ページずつ選び、仮想ペ
ージ＃３ 、 ＃４ 、 ＄５ 、 ＃６に、物理ペー
ジ＃２ 、 ＃ （ｍ＋２ ） 、 ＄３ 、 ＃ （
ｍ＋４ ）をそれぞれ害り当てる。割当てが終了すると
その結果がページテーブル１０１にセットされ、プログ
ラムＰは実行可能となる。これによシ、プログラムＰは
メモリ装置２１０および２２０の両者をほぼ均等に使用
して実行されることになる。すべてのプログラムに対し
てこのようなページ単位のインタリーブを行っておけば
、ＣＰＵからのメモリアクセスの能力を有効に引出せる
。
ージ＃３ 、 ＃４ 、 ＄５ 、 ＃６に、物理ペー
ジ＃２ 、 ＃ （ｍ＋２ ） 、 ＄３ 、 ＃ （
ｍ＋４ ）をそれぞれ害り当てる。割当てが終了すると
その結果がページテーブル１０１にセットされ、プログ
ラムＰは実行可能となる。これによシ、プログラムＰは
メモリ装置２１０および２２０の両者をほぼ均等に使用
して実行されることになる。すべてのプログラムに対し
てこのようなページ単位のインタリーブを行っておけば
、ＣＰＵからのメモリアクセスの能力を有効に引出せる
。
複数のＣＰＵが主メモリを共有している密結合マルチプ
ロセッサクステムでは、特に主メモリの競合によるメモ
リアクセス時間増がＣＰＵの性能を低下させる大きい要
因であるため、メモリ装置に負荷を分散できる本発明の
効果は大きい。
ロセッサクステムでは、特に主メモリの競合によるメモ
リアクセス時間増がＣＰＵの性能を低下させる大きい要
因であるため、メモリ装置に負荷を分散できる本発明の
効果は大きい。
発明の効果
本発明（は、ページ単位でメモリをインタリープするこ
とによシ、複数のメモリ装置に負荷を分散させ、主メモ
リの能力を有効に利用できるという効果がある。
とによシ、複数のメモリ装置に負荷を分散させ、主メモ
リの能力を有効に利用できるという効果がある。
図は本発明の一実施例を示す図である。
図において、１００−・・・・・アドレス変換機構、１
０１・・・・・・ページテーブル、１５０・−・・−・
ページ割当て機構、２００・・・・・−主メモ１ハ ２
１０，２２０・・−・・・メモリ装置。
０１・・・・・・ページテーブル、１５０・−・・−・
ページ割当て機構、２００・・・・・−主メモ１ハ ２
１０，２２０・・−・・・メモリ装置。
Claims (1)
- 【特許請求の範囲】 二個以上のメモリ装置を含む主メモリを有し。 ベージングアドレス方式を採用した計算機において、 プログラムを構成するページを上記複数のメモリ装置に
ページ単位に分散して記憶するようにしたことを特徴と
するメモリ管理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15132583A JPS6043756A (ja) | 1983-08-19 | 1983-08-19 | メモリ管理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15132583A JPS6043756A (ja) | 1983-08-19 | 1983-08-19 | メモリ管理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6043756A true JPS6043756A (ja) | 1985-03-08 |
Family
ID=15516142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15132583A Pending JPS6043756A (ja) | 1983-08-19 | 1983-08-19 | メモリ管理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043756A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63288384A (ja) * | 1987-05-20 | 1988-11-25 | Matsushita Electric Ind Co Ltd | メモリ−カ−ド |
| JPH05134925A (ja) * | 1991-06-07 | 1993-06-01 | Internatl Business Mach Corp <Ibm> | パーソナルコンピユータシステム及びその操作方法 |
| JPH06103163A (ja) * | 1990-10-26 | 1994-04-15 | Samsung Semiconductor Inc | 記憶装置 |
-
1983
- 1983-08-19 JP JP15132583A patent/JPS6043756A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63288384A (ja) * | 1987-05-20 | 1988-11-25 | Matsushita Electric Ind Co Ltd | メモリ−カ−ド |
| JPH06103163A (ja) * | 1990-10-26 | 1994-04-15 | Samsung Semiconductor Inc | 記憶装置 |
| JPH05134925A (ja) * | 1991-06-07 | 1993-06-01 | Internatl Business Mach Corp <Ibm> | パーソナルコンピユータシステム及びその操作方法 |
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