JPH04205995A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体メモリ装置に関し、特に、高速でのデー
タの−書き換えを必要とする画像データ用のメモリとし
て用いて好適な半導体メモリ装置に関する。

（従来の技術） 第７図は、従来の半導体メモリ装置の概略構成図である
。この第７図かられかるように、この半導体メモリ装置
は、アドレスＡＲ／ＡＲ（ＡＩＲ／Ａ　ＩＲ−Ａ　ＸＲ
／　Ａ　ＸＲ）かロウデコーダＲＤに入力される。ロウ
デコーダＲＤはワードラインＷＬＩ〜ＷＬｓのうちの１
本を選択する。さらにアドレスＡ（Ｎ＋１）　／Ａ（Ｎ
＋１）〜Ａ　ＭＣ／　Ａ　ＭＣが入力される１つのカラ
ムデコーダＣＤ２がＰ（−２”）個のカラムデコーダＣ
ＤＩ（１）、ＣＤＩ（２）、・・・。

ＣＤ　（Ｐ）のうちの１つを選択する。各カラムデコー
ダＣＤＩにはアドレスＡ　Ｉｃ／　Ａ　ＩＣ−Ａ　ＮＣ
／　Ａ　ＮＣが入力される。各カラムデコーダＣＤＩは
メモリ部ＭＰ中の２　Ｎ　＝　３個のカラムブロックＣ
Ｂのうちの１つを選択する。各カラムブロックＣＢはｎ
個のカラムＣを有し、ｎ個のデータが同時に入出力可能
となっている。いわゆるｘｎビット　２Ｎカラム仕様と
なっている。各カラムブロックＣＢにおいて、メモリセ
ルＭＣは、Ｓ個のＮチャンネルＭＯＳトランジスタＱｌ
、Ｑ２．・・・と、それらのトランジスタに接続された
Ｓ個のＮチャンネルＭＯＳキャパシタＣＩ、Ｃ２，・・
・とによって構成されている。各トランジスタは各１対
のビット線対ＢＬ、ＮＢＬのうちの一方と、各ワード線
ＷＬとに接続されている。そして、ｎ対のビット線ＢＬ
ｌ、ＮＢＬＩ　、ＢＬ２．ＮＢＬ２　、・・・はｎ個の
センス増幅器ＳＡＩ、ＳＡ２．・・・にそれぞれ接続さ
れている。ｎ個のセンス増幅器ＳＡＩ、ＳＡ２゜・・は
ｎ対のＮチャンネルＭＯＳトランジスタＱｐｌ、Ｑｐ２
．−、Ｑｎｌ、Ｑｎ２．　・・・を介してｎ対の入力線
ｌ／Ｏ１．Ｎｌ／Ｏ１　；　ｌ／Ｏ２）Ｎｌ／Ｏ２．・
・・に接続されている。ｎ対の入力線ｌ／Ｏ１．Ｎｌ／
Ｏ１　、ｌ／Ｏ２．Ｎｌ／Ｏ２゜・・・はｎ個の入力ド
ライバ／Ｏ／ＤＩ、ＩＯ／Ｄ２゜・・・に接続され、そ
れらのドライバからｎ個のデータＤＩ、Ｄ２．・・・が
入力される。一方、ｎ対のトランジスタ、即ち例えばト
ランジスタＱｐｌとＱｎｌのゲート、Ｑｐ２とＱｎ２の
ゲート、Ｑｐ３とＱｎ３のゲート、Ｑｐ４とＱｎ４のゲ
ート等には、それぞれ並列に制御用カラムデコーダＣＤ
Ｉが接続されている。即ち、デコーダＣＤＩからの出力
によって１つのカラムブロックＣＢ中のｎ個のカラムか
同時に選択される。

Ｗｌｌｏｌ、ＷＩ／Ｏ２．　・・・は入出力ピンである
。

上記装置において、メモリセルへのデータの書き込みは
次のようにして行われる。即ち、ｎ個の入力ドライバ／
Ｏ／ＤＩ、／Ｏ／Ｄ２．　・・・にｎ個のデータＤＩ、
　Ｄ２．・・・を与え、カラムデコーダＣＤＩにカラム
アドレスＡ　ＩＣ／　Ａ　Ｉｃ　−Ａ　ＮＣ／　Ａ　Ｎ
Ｃを与え、カラムデコーダＣＤ２にカラムアドレスＡ　
（Ｎ＋ｌ）Ｃ／　Ａ　（Ｎ＋１）Ｃ−Ａ　ＭＣ／　Ａ　
ＭＣを与える。これにより、１回のアクセスによりｎ個
のカラムのそれぞれにｎ個のデータＤＩ、Ｄ２．・・・
を１つ宛書き込むことができる。即ち、ｎ個の書き込み
データＤＩ、Ｄ２．・・・は、ｎ個の入力バッファ（入
力ドライバ）ＩＯＤＩ、ｌ０Ｄ２．・・・を通じてｎ対
の入力線１／Ｏ１．Ｎ１／Ｏ１　；　ｌ／Ｏ２．Ｎ１／
Ｏ２）・・に与えられ、トランスファーケートとして作
用するｎ対のトランジスタＱｐｌとＱｎｌ、Ｑｐ２とＱ
ｎ２．・・・のそれぞれからｎ個のセンス増幅器ＳＡｌ
、ＳＡ２．・・を介してｎ対のビット線ＢＬＩ、ＮＢＬ
Ｉ　；ＢＬ２．ＮＢＬ２．・・のそれぞれに供給される
。その結果、ｎ個のトランジスタＱｌ、Ｑ２．・・を介
して、ｎ個のキャパシタ（セル）ＣＩ、Ｃ２，・・にｎ
個のデータＤＩ。

Ｄ２．・・・が、１つ宛、−回のアクセスで同時に書き
込まれる。

さて、以上のような構成を有する半導体メモリ装置を画
像用のメモリとして用いる場合には、データの読み込み
に当たっては、通常のライトサイクル、またはページモ
ード等を使用した高速のライトサイクルが使われること
が多い。この場合、１回のアクセスで書き込めるデータ
の数は、入力ドライバ／Ｏ／ＤＩ、／Ｏ／Ｄ２．　　・
・・の数と同じｎ個である。

（発明が解決しようとする課題） 従来の半導体メモリ装置は以上のように構成されている
ために、以下に述べるような問題を有する。つまり、１
回のアクセスによって書き込めるデータが極めて少ない
。そのため、画像用のメモリとしての使用には適さない
。即ち、各種の画像処理、例えば塗り潰しや色表示等の
機能を満足するには、上記従来のメモリ装置は、書、き
込みデータ量か少なく且つ処理速度が遅いために対応が
困難である。

本発明は、上記に鑑みてなされたもので、その目的は、
１回のアクセスで大量のデータの書き込みを可能とした
半導体メモリ装置を提供することにある。

〔発明の構成〕

（課題を解決するための手段） 本発明の第１の装置は、ｎ個のメモリユニットを備え、
前記各ユニットは、複数のメモリセルがマトリックス状
に配列されており、各メモリセルはそれぞれ１つのワー
ド線と１つのビット線に接続されており、各ワード線は
それに接続されたメモリセルを活性化するものであり、
１つのビット線は活性化されたメモリセルのうの１つに
対してデータの入力／出力を行うものであり、メモリセ
ルはｐ個のカラムブロックに分割されており、各カラム
ブロックはｊ列のカラムを有する、メモリセルアレイと
、前記ワード線の１つを選択するローデコーダと、カラ
ムアドレスか加えられ、そのアドレスをデコードして第
１カラム選択信号の１つを出力する第１カラムデコーダ
と、カラムアドレスが入力され、そのアドレスをデコー
ドして第２カラム選択信号の１つを出力してカラムブロ
ックの１つを選択し、選択した１つのカラムブロック中
の全カラムのビット線をそれぞれ１つのデータ線に接続
する、第２カラムデコーダと、１ビットの書き込みデー
タが加えられるデータ入力端子と、データ入力端子に加
えられた書き込みデータをラッチするレジスタと、前記
レジスタを前記各データ線と接続し、モード切換信号が
加えられ、通常モードとブロックライトモードに切換え
られ、通常モード時は、第１カラムデコーダからの第１
カラム選択信号の１つを受けて、前記データ線の１つを
レジスタに接続し、ブロックライトモート時は、前記第
２カラム選択信号に拘らず、全データ線をレジスタに接
続する、コントロール回路と、を有するものとして構成
される。

本発明の第２の装置は、上記第１の装置において、前記
各コントロール回路は、前記プロ・ツクライトモード時
において、ｊ個のカラム方向マスクコントロール信号が
加えられたときに、それらのｊ個のコントロール信号の
それぞれに応じて、前記レジスタとｊ対のデータライン
のそれぞれの間の接続を選択的に切り離すカラム方向マ
スク回路を有するものとて構成される。

本発明の第３の装置は、上記第１又は第２の装置におい
て、前記各コントロール回路は、プロ・ツクライトモー
ド時において、１つのＩ／Ｏ方向マスクコントロール信
号が加えられたときに、そのコントロール信号に応して
、レジスタとｊ対のデータラインの全てとの間の接続を
切り離すＩ／Ｏ方向マスク回路を有するものとして構成
される。

本発明の第４の装置は、上記第１の装置において、前記
各コントロール回路はｊ個のカラム方向マスク回路を有
し、その各マスク回路は、各データ線とレジスタとの間
に直列に接続されており、この各マスク回路は、第１デ
コーダからの第１カラム選択信号のうちの１つと、ｊ個
のカラム方向マスク信号のうちの１つと、モード切換信
号が加えられ、モード切換信号のレベルによって、第１
カラム選択信号の１つと、カラム方向マスクコントロー
ル信号の１つのいずれかを出力する、第１スイッチ回路
と、第１スイッチ回路の出力が加えられ、その出力によ
ってデータ線とレジスタとの間を通断する第２スイッチ
回路と、を有するものとして構成される。

本発明の第５の装置は、上記第１〜第４の装置の１つに
おいて、前記各データ線と各ビット線との間にトランス
ファーゲートが接続されており、各トランスファーゲー
トは、第２カラムデコーダからの第２カラム選択信号の
１つが加えられることにより、導通するものとして構成
される。

（作　用） 通常モード時には、レジスタ中にラッチされているデー
タか、第２カラムデコーダで選択されたカラムブロック
中の、第１カラムデコーダで選択された１つのカラム中
の、ロウデコーダで選択された１つのワード線に接続さ
れた１つのメモリセルに書き込まれる。ブロックライト
モード時には、レジスタ中にラッチされているデータか
、第２カラムデコーダで選択されたカラムブロック中の
、ロウデコーダで選択された１つのワード線に接続され
たｊ個のメモリセルに同時に書き込まれる。

ブロックライトモード時においては、カラム方向のマス
クと、Ｉ／Ｏ方向のマスクとが選択的に又は同時に実施
可能である。

（実施例） 第１図は本発明の実施例の全体構成図である。

この装置は、ｎビットを同時に書き込み可能なものを示
す。各ビットについての回路は同一の構成を有する。第
１のビット（Ｗ！／Ｏ１）部分（第１メモリユニツトＵ
ＮＴ　（１，）　）を主にして説明する。第２カラムデ
コーダＣＤ２には、アドレスＡ　（Ｎ＋ｌ）Ｃ／　Ａ　
（Ｎ＋１）Ｃ−Ａ　ＭＣ／　Ａ　ＭＣが入力され、デコ
ード信号ＣＳ２１〜Ｃ３２ｐのうちの１つをデコード信
号として出力する。デコード信号はメモリ部ＭＰ　（１
）に加えられる。このメモリ部ＭＰ（１）にはカラムコ
ントロール回路ＣＣ（１）か接続されている。この回路
ＣＣ（１）には、第１カラムデコーダＣＤＩからのデコ
ード信号Ｃ３ｌＩ〜Ｃ３１ｊのうちの１つか加えられる
。つまり、デコーダＣＤＩは、アドレスＡ　Ｉｃ／　Ａ
　Ｉｃ　−Ａ　ＮＣ／ＡＮＣが加えられ、それをデコー
ドしてデコード信号Ｃ８１１〜Ｃ３ｌｊのうちの１つを
出力する。前記コントロール回路ＣＣ（１）には、カラ
ーレジスタＣＲＩ及びドライバｌ０ＤＩを介して入出力
ピンＷ　Ｉ　／Ｏ１が接続されている。他のメモリユニ
ットＵＮＴ　（２）　〜ＩＪＮＴ　（ｎ）も同様である
。

第１図の回路の１部は、第２図に具体的に示される。即
ち、第２図は、第１図の第１ユニツトＵＮＴ　（１）の
部分を詳細に示すものである。メモリ部ＭＰ　（１）は
、第２図のメモリ部ＭＰ　（１）と添字を除いて同様に
構成されている。よって、同等部分には同一の符号を付
している。また、コントロール回路ＣＣ（１）は、各カ
ラムブロックＣＢ中のカラムの数ｊに応したｊ個のサブ
コントロール回路ＳＣＣ（１）〜ＳＣＣ（ｊ）と、１つ
のＷＩ／ＯマスクコントロールＷＩ／Ｏ・ＭＣを有する
。各サブコントロール回路ＳＣＣは、切り換え回路ＣＭ
ＣとＤＱバッファＤＱＢｕｆを有する。

第１カラムデコーダＣＤＩ、コントロール回路ＣＣ（１
）の詳細は第３図に示される。

デコーダＣＤＩはｊ個のナンド回路ＮＡＮＤＩＩ〜Ｎ　
Ａ　Ｎ　Ｄ　Ｌｊを有する。各ナンド回路にはアドレス
Ａ　Ｉｃ／　Ａ　Ｉｃ　−Ａ　ＮＣ／　Ａ　ＮＣが加え
られ、出力端はインバータＩＶＩＩ〜ＩＶ１ｊの１つを
介してコントロール回路ＣＣ（１）に接続されている。

コントロール回路ＣＣ（１）における各サブコントロー
ル回路ＳＣＣ中の切り換え回路ＣＭＣ１には、デコーダ
ＣＤＩからのデコード信号Ｃ５ＩＩと、入出力ビンＷＩ
／Ｏ１への時刻ｔ４　（第５図参照）の入力データＤＩ
（ｔ４）とか並列に入力される。この切り換え回路ＣＭ
ＣＩは、制御信号ＢＷのレベル“１″、“０”に応じて
、信号Ｃ８１１とＤｌとを切り換えて出力ＣＭＩとして
出力する。この出力ＣＭ１は、ＤＱバッファＤＱＢｕｆ
ｌに加えられる。ＣＭｌのレベル“１″、　“０”に応
じてバッファＤＱＢｕｆｌは、それぞれ入力を出力に接
続した状態、切り離した状態となる。

また、ロウデコーダＲＤは例えば、第４図のように構成
される。

第１図〜第４図の装置は２つの動作モード（通常動作モ
ード、ブロックライトモード）を有し、且つブロックラ
イトモードにおいてはそれぞれカラム方向マスク／Ｉ／
Ｏ方向マスクの機能を併せ持たせることができる。

先ず、通常動作モードについて説明する。

このモード時には、デコーダＲＤ、ＣＤＩ。

ＣＤ２によって、各ＷＩ／Ｏ毎に１つのメモリセルＭＣ
が選択される。その選択した１つのメモリセルＭＣ中に
、予め各カラーレジスタＣＲＩ〜ＣＲｎに記憶しておい
たデータか書き込まれる。

即ち、第１のビットに着目すれば、第２図かられかるよ
うに、ロウデコーダＲＤがワード線ＷＬＩ〜ＷＬｓの１
つを選択する。今、ワード線ＷＬＩを選択したとする。

また、カラムデコーダＣＤ２はデコード信号Ｃ３２１〜
Ｃ３２ｐの１つを出力する。たとえば、デコード信号Ｃ
５２１を出力し、メモリセルブロックＣＢ　（１）中の
ｊ個のカラムＣ（１）〜Ｃ（ｊ）を活性化したとする。

カラムデコーダＣＤＩはデコード信号Ｃ３ｌＩ〜Ｃ３ｌ
ｊのうちの１つを出力する。例えば、デコード信号Ｃ８
１１を出力したとする。その信号Ｃ３ｌＩは切り換え回
路ＣＭＣＩに加えられる。第３図かられかるように、こ
の回路ＣＭＣ１にはコントロール信号ＢＷも加えられて
いる。この信号ＢＷは、通常動作モード時には“Ｏ”レ
ベルにある。このため、入力信号Ｃ５ＩＩのレベル“１
″は、出力ＣＭＩとしてバッファＤＱＢｕｆｌに加えら
れる。これにより、バッファＤＱＢｕ　ｆ　１は、オン
状！！（ａ端子側）に切り換えられる。一方、ＷＩ／Ｏ
マスクコントロールＷ／ＩＯ−ＭＣは、後述の第５図の
時刻ｔ２でピンＷ！／Ｏ１に加えられたデータＤＩ（ｔ
２）の“１ルーベル信号によってオン状態（非マスク状
態）に切り換えられる。これにより、予めカラーレジス
タＣＲＩにメモリしたデータＤ１か、メモリセルＭＣ（
１）に書き込まれる。

次に、ブロックライトモードについて説明する。

このモードの場合には、第１のビットについてみれば、
例えば、カラーレジスタＣＲＩ中に予めメモリしたデー
タが、第２図に示すワードラインＷＬＩに接続されたメ
モリセルのうち、カラムブロックＣＢ　（１）中のｊ個
のセルに、同時に書き込まれる。第１図の第２〜第ｎの
ビットについても同様である。

即ち、行デコーダＲＤがワードラインＷＬＩを選択し、
第１カラムデコーダＣＤ２が信号Ｃ３２１を出力し、第
２カラムデコーダＣＤＩが信号Ｃ３ｌＩを出力したとす
る。このモードにおいては、コントロール信号ＢＷが“
１”となっている。このため、切り換え回路ＣＭＣＩ〜
ＣＭＣｊは、全て、Ｄｌ側（ｂ端子側）に切り換えられ
る。このＤｌとしては、時刻ｔ４　　（第５図）のＤｌ
がとり込まれる。このモードにおいては、ｔ４において
は、ＤＩ＝“１”となっている。このため、ＣＭＩとし
て“１″かバッファＤＱＢｕｆ１〜［）ＱＢｕｆＲに加
えられる。このため、全てのバッフｙＤＱＢｕ　ｆ＝Ｄ
ＱＢｕ　ｆ　ｊかオン状態となる。一方、時刻ｔ２にお
いて、ＤｌがＷ１／ＯマスクコントロールＷＩ／Ｏ−Ｍ
Ｃに加えられる。

このため、マスクコントロールＷＩ／Ｏ−ＭＣはオン状
態にある。これにより、予めカラーレジスタＣＲＩにメ
モリされたデータＤ１は、カラムブロックＣＢ　（１）
中のメモリセルのうち、ワードラインＷＬＩにつながる
ｊ個のものに書き込まれる。

上記ブロックライトモードにおいてＩ／Ｏ方向のマスク
とカラム方向のマスクをかけることができる。

先ず、ブロックライトモードでのＩ／Ｏ方向のマスクに
ついて説明する。

第２図かられかるように、入出力ピンＷ１／Ｏ１に対応
するＷＩ／ＯマスクコントロールＷ１／Ｏ・ＭＣにはコ
ントロール信号としてデータＤ１を加えた。つまり、第
ｎ番目のビットに対応するマスクコントロールＷＩ／Ｏ
・ＭＣには、そのピンＷ　Ｉ　／　Ｏｎに時刻ｔ２に加
えたデータＤｎ（ｔ２）かコントロール信号として加え
られる。

単なるブロックライトモードのときには、ｔ２において
、ｎ個のデータＤＩ　（ｔ２　）　〜Ｄｎ　（ｔ２　）
の全てが“１″　レベルにある。しかし、Ｉ／Ｏ方向に
マスクをかける場合には、ｎ個のデータＤ１（ｔ２）〜
Ｄｎ（ｔ２）のうちの任意のもを“０”とすればよい。

“０”のデータＤｎ（ｔ２）が加えられたマスクコドン
ロールＷＩ／Ｏ・ＭＣに対応するメモリ部ＭＰにおいて
は、データの書き込みが行われない。

また、ブロックライトモードでのカラム方向のマスクは
次のようにして行われる。

即ち、例えば、第２図に基づいて説明する。切り換え回
路ＣＭＣ１〜ＣＭＣｊのうちの任意のものに、時刻ｔ４
のときのデータＤｊ　　（ｔ４）として“０”レベルの
ものを加えればよい。これにより、例えば“０“データ
がバッファＤＱＢｕｆｌに加えられる。バッファＤＱＢ
ｕｆｌはオフ状態（第３図）に切り換えられる。これに
より、カラーレジスタＣＲＩ中のデータは、データライ
ンＤＱＩ、ＮＤＱＩに伝わらない。これにより、例えば
、カラムブロックＣＢ　（１）中のカラムＣ（２）〜Ｃ
（ｊ）におけるメモリセルへの書き込みが行われても、
カラムＣ（１）に属するメモリセルへの書き込みは行わ
れない。つまり、カラム方向にマスクがかかることにな
る。

以上の各説明においては、わかりやすくするため、回路
の一部分のみに着目して説明した。しかしながら、他の
同様の構成を有する部分においては、上記各説明と同様
にして、各モードでの書き込みが行われる。

上記ブロックライトのタイミングは第５図に示される。

即ち、タイミングｔ２てローアドレス（Ｃ）およびマス
クデータ（Ｇ）が確定する。この時カラムアドレススト
ローブＣＡＳ　（Ｂ）がＨレベルで、ＤＴｌｏＥ　（Ｅ
）かＨレベルで、ＤＳＦ　（Ｆ）がＬレベルであるとき
にブロックライトのモードに入る。

または、タイミングｔ４で、カラムアドレスＡ　３０／
　Ａ　３Ｃ−Ａ　ｌｌＩＣ／　Ａ　８Ｃ（Ｃ）およびカ
ラム選択（Ｇ）が確定する。この時ＤＳＦ　（Ｆ）がＨ
レベルである時にブロックライトが実行される。ちなみ
に、カラムアドレスストローブＣＡＳ　（Ｂ）の立ち下
がりの時（ｔ４）のカラムアドレス入力は、カラムデコ
ーダＣＤ２に入力されているＡ　３Ｃ／Ａ　８Ｃ−Ａ　
８Ｃ／　Ａ　８Ｃてあり、カラムデコーダＣＤＩに入力
されているアドレスＡＩＣ，Ａ２Ｃは無効アドレスデー
タとなる。

ブロックライトモード時においては、マスクの機能をも
たせることができる。第５図のタイミングチャートに示
すように、タイミングｔ２におけるローアドレスストロ
ーブＲＡＳ　（Ａ）の立ち下かり時のＷＢ／ＷＥ　（Ｄ
）のレベルによってＩ／０方向のマスク機能のオン／オ
フを行う。つまり、ＷＢ／ＷＥ　（Ｄ）かＬレベルで、
Ｉ／Ｏ方向のマスク機能か有効となり、この時の入力デ
ータＤ１〜Ｄ８のレベルによってＩ／Ｏ方向のマスクが
行われる。つまり、データＤ１〜Ｄ８がＨレベルではＩ
／Ｏ方向にマスクがかからす、データＤ１〜Ｄ８かＬレ
ベルでＩ／Ｏ方向のマスクかイネーブルとなる。また、
カラム方向のマスクは時刻ｔ４において、カラムアドレ
スストローブＣＡＳ　（Ａ）に立ち下がるときのデータ
Ｄ１〜Ｄ４　（Ｇ）のデータで行う。

第１表、第２表はブロックライト時のＩ／Ｏ方向及びカ
ラム方向のマスク機能の例を示すものである。第１表に
示すように、入力データＤ１〜Ｄ８が“０１／Ｏ０１１
１”の場合、第２表に示すように、入力データＤＩ、Ｄ
４．Ｄ５に対応するデータにマスクがかかる。一方、入
力データＤ１〜Ｄ４て選択されるカラムブロック選択デ
ータが“１／Ｏ１”の場合、第２表に示すように、カラ
ム３に対してマスクがかかることになる。その結果、カ
ラーレジスタＣＲＩ〜ＣＲ８に、入力ドライバｌ０ＤＩ
〜Ｉ　ＯＤ８を通して、“００１／Ｏ／Ｏ１”を予め書
き込んでおいた場合、第２表に示すように、マスクのか
かっていないビットおよびカラムにカラーレジスタＣＲ
Ｉ〜ＣＲ８の内容が書き込まれることになる。

第２表は第２図との関係で次のことを表わす。

即ち、今、デコーダＤＣ２かデコーダＤＣ（１）を選択
し且つ制御部ＢＬＷがブロックライトモードを選択して
いるとする。マスク機能の非動作時には、カラーレジス
タＣＲＩ〜ＣＲ８に予めメモリされたデータ“００１／
Ｏ／Ｏ１”　（第１表参照）が、４つのカラムブロック
ＣＢ　（１）〜ＣＢ（４）のそれぞれについて書き込ま
れる。即ち、例えば、カラムブロックＣＢ　（１）につ
いてみれば、あるワード線ＷＬで選択されているメモリ
セルＭＣのうちのカラムＣ（１）〜Ｃ（８）に属するメ
モリセルＭＣには０”、　“０”、　“１″。

“１′、　“０”、　“１”、　“０”、　“１”デー
タかそれぞれ１つ宛書き込まれる。これは、カラムブロ
ックＣＢ（２）〜ＣＢ（４）の各カラムＣ（１）〜Ｃ（
８）についても同様である。これに対し、マスク機能を
動作させて、その態様か第２表に示されるようになった
場合には、次のようにデータ書き込みが行われる。即ち
、カラムブロックＣＢ　（３）においてはいずれのカラ
ムＣ（１）〜Ｃ（８）についても書き込みか行われない
。つまり、データはもとのままの状態を維持する。カラ
ムブロックＣＢ　（１）、ＣＢ　（２）、ＣＢ　（４）
において、カラムＣ（１）、　　Ｃ（４）、　　Ｃ（５
）については書き込みが行われない。これにより、例え
ば、カラムブロックＣＢ　（１）についてみれば、カラ
ムＣ（２）、　　Ｃ（３）、　　Ｃ（６）、　　Ｃ（７
）、Ｃ（８）に属するメモリセルについて、カラーレジ
スタＣＲ２，ＣＲ３，ＣＲ６，ＣＲ７゜ＣＲ８中のデー
タ″０″、　“１″、　′１”、　“０”“１”が書き
込まれ、その他のカラムＣ（１）。

Ｃ（４）　、　　Ｃ（５）に属するメモリセルには書き
込みが行われない。

入力データＤ１〜Ｄ８は任意に設定可能である。

第　　１　　表 第２表 上記制御信号ＢＷは、例えば、第６図に示す回路によっ
て生成される。図中、ＮＡＮＤに加えられる信号ＢＲＩ
Ｎ、ＢＣＩＮ及びＤＳ　ＩＮは、それぞれ、信号ＲＡＳ
、ＣＡＳ及びＤＳＦの立ち上かり及び立ち下がりに同期
する信号である。

以上のように、本実施例によれば、従来のＲＡＭに比べ
て１回のアクセスで２ｈ倍の量のデータの書き込みか可
能となり、データ量が同じなら２Ｎ倍の書き込み速度を
実現できる。例えば、４カラム仕様の場合のブロックラ
イトではＮ−＝２となり、−度に２２−４倍のデータ量
の書き込みができる。また、ブロックライトは画像処理
のうちの特に矩形領域の塗り潰し等の処理に非常に有効
である。例えば、Ｉ／Ｏ方向をピクセル方向に対応させ
た場合、×８ビット構成、４カラム仕様のブロックライ
トでは、８×４ピクセルについて同時に書き込むことが
できる。さらに、マスク機能を使用することによって、
領域の境界上での処理を、非常に簡単に高速で実施する
ことができる。

更に、Ｉｌｏを色情報として使用した場合には、８×４
ビットのうちの８を色情、報として、４をピクセル方向
のデータとして用いることも可能である。

以上のように、本発明の実施例によれば、複数のカラム
ブロックの各カラムに同時に同しデータを書き込むこと
か可能なため、１度のアクセスで書き込みできるデータ
量が増え、高速でのデータの書き込みが可能になり、更
にマスク機能により書き込みデータの微妙なコントロー
ルが可能となり、従って画像格納用または画像処理用と
して有効な半導体メモリ装置か得られる。

〔発明の効果〕

本発明によれば、多数のメモリセルに、１回のアクセス
により同じデータを同時に書き込むことかでき、画像処
理用のメモリとして好適なものを得ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す概略構成図、第２図はそ
の回路の一部の一具体例の回路図、第３ゝ図は第１・図
の各ブロックの一具体例を示す回路図、第４図はロウデ
コーダの一例を示す回路図、第５図は実施例の動作を説
明するためのタイミングチャート、第６図は信号ＢＷを
生成する回路の一例を示す回路図、第７図は従来の半導
体メモリ装置の概略構成図である。 ＵＮＴ・・・メモリユニット、Ｍｃ・・・メモリセル、
ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＣＢ・・カ
ラムブロック、ＲＤ・・・ロウデコーダ、ＡＲ／τＦ・
・帽つアドルス、ＣＤ１・・・第１カラムデコーダ、Ｃ
Ｄ　２　、、、第２カラムデコーダ、Ａ　ＩＣ／　Ａ　
ＩＣ−Ａ　ＭＣ／　Ａ　ＭＣ・・・カラムアドレス、Ｃ
５２１〜Ｃ５２ｐ・・・第２カラム選択信号、Ｃ３ｌＩ
〜Ｃ３ｌｊ・・・第１カラム選択信号、ＤＱ・・・デー
タ線、ＷＩｌｏ・・・データ入力端子、ＣＲ・・・レジ
スタ、ＢＷ・・・モード切換信号。 出願人代理人　　佐　　藤　　−雄 蔦１　図 ｔｌ　ｔ２　　　　　　　　　　　ｔ３　ｔ４篤５図 第６ば

Claims (1)

1. 【特許請求の範囲】 １）ｎ個のメモリユニットを備え、 前記各ユニットは、 複数のメモリセルがマトリックス状に配列されており、
   各メモリセルはそれぞれ１つのワード線と１つのビット
   線に接続されており、各ワード線はそれに接続されたメ
   モリセルを活性化するものであり、１つのビット線は活
   性化されたメモリセルうちの１つに対してデータの入力
   ／出力を行うものであり、メモリセルはｐ個のカラムブ
   ロックに分割されており、各カラムブロックはｊ列のカ
   ラムを有する、メモリセルアレイと、 前記ワード線の１つを選択するローデコーダと、カラム
   アドレスが加えられ、そのアドレスをデコードして第１
   カラム選択信号の１つを出力する第１カラムデコーダと
   、 カラムアドレスが入力され、そのアドレスをデコードし
   て第２カラム選択信号の１つを出力してカラムブロック
   の１つを選択し、選択した１つのカラムブロック中の全
   カラムのビット線をそれぞれ１つのデータ線に接続する
   、第２カラムデコーダと、 １ビットの書き込みデータが加えられるデータ入力端子
   と、 データ入力端子に加えられた書き込みデータをラッチす
   るレジスタと、 前記レジスタを前記各データ線と接続し、モード切換信
   号が加えられ、通常モードとブロックライトモードに切
   換えられ、通常モード時は、第１カラムデコーダからの
   第１カラム選択信号の１つを受けて、前記データ線の１
   つをレジスタに接続し、ブロックライトモード時は、前
   記第１カラム選択信号に拘らず、全データ線をレジスタ
   に接続する、コントロール回路と、 を有する、半導体メモリ装置。 ２）前記各コントロール回路は、前記ブロックライトモ
   ード時において、ｊ個のカラム方向マスクコントロール
   信号が加えられたときに、それらのｊ個のコントロール
   信号のそれぞれに応じて、前記レジスタとｊ対のデータ
   ラインのそれぞれの間の接続を選択的に切り離すカラム
   方向マスク回路を有する、請求項１記載の装置。 ３）前記各コントロール回路は、ブロックライトモード
   時において、１つのＩ／Ｏ方向マスクコントロール信号
   が加えられたときに、そのコントロール信号に応じて、
   レジスタとｊ対のデータラインの全てとの間の接続を切
   り離すＩ／Ｏ方向マスク回路を有する、請求項１又は２
   に記載の装置。 ４）前記各コントロール回路はｊ個のカラム方向マスク
   回路を有し、その各マスク回路は、各データ線とレジス
   タとの間に直列に接続されており、 この各マスク回路は、 第１デコーダからの第１カラム選択信号のうちの１つと
   、ｊ個のカラム方向マスク信号のうちの１つと、モード
   切換信号か加えられ、モード切換信号のレベルによって
   、第１カラム選択信号の１つと、カラム方向マスクコン
   トロール信号の１つのいずれかを出力する、第１スイッ
   チ回路と、第１スイッチ回路の出力が加えられ、その出
   力によってデータ線とレジスタとの間を通断する第２ス
   イッチ回路と、を有する、 請求項１記載の装置。 ５）前記各データ線と各ビット線との間にトランスファ
   ーゲートが接続されており、各トランスファーゲートは
   、第２カラムデコーダからの第２カラム選択信号の１つ
   が加えられることにより、導通する、請求項１〜４の１
   つに記載の装置。