JPH04206928A - 半導体デバイスの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイスの製造方法に関し、特に大面積
基板に形成される半導体デバイス、たとえばリニアイメ
ージセンザや液晶表示素子の製造方法に関する。

〔従来の技術〕

リニアイメージセンサや液晶表示素子などのような半導
体デバイスには千数百から数十五個の微細なホトセンザ
やスイッチング素子が大面積のガラス基板に形成される
ものがある。たとえばＡ４サイズの原稿を読み取る密着
型リニアイメージセンサでは１７２８個のホトセンザが
幅数ミリから数十ミリ、長さ１百数十ミリのガラス基板
に形成されている。この密着型リニアイメージセンサを
効率良く生産するため大面積の基板」二に数十個の密着
型リニアイメージセンサを同時に形成した後、一つずつ
切り出している。また、液晶表示素子では近年大型化が
進み、対角方向で２００ミリを越える角型の大面積基板
が用いられている。

この大面積の基板上にホトセンザやスイッチング素子を
形成する際、ＣＦ４ガスやＣＪ４ＣＩ＋ｚガスなどを用
いたドライエツチングによって、ホトセンザやスイッチ
ング素子を構成するシリコンなどの半導体層や窒化シリ
コンなどの絶縁体層を所定の微細なパターンに加工して
いる。

〔発明が解決しようとする課題〕

しかし、従来のエツチング方法では基板全体を均一に加
工するのが困難であり、デバイスの特性の不均一性や歩
留りの低下の原因となっていた。

ずなわぢ、大面積基板に形成された半導体層、たとえば
アモルファスシリコン層のエッチングのされ方を観察す
ると、基板周辺部でのエンヂング速度が基板中央部と比
べて速く進むことが分かる。

その結果、基板中央部と周辺部でエツチングの終了時間
が異なるため、パターンの加工形状やサイズの不均一が
生じていたのである。

この原因として種々のことが考えられるが、主な原因と
して基板の無い領域、換言すれば被エッチング物である
アモルファスシリコン層の無い領域で生成したＣＦ３’
やＣＦ３”、Ｆ”などのイオンやラジカルが基板周辺ま
で輸送され、このイオンやラジカルとアモルファスシリ
コンとが反応して揮発成分となって発散し、エッチング
されるため、基板中央部は空間と隣接している基板周辺
部よりイオンやラジカルと反応する被エツチング物であ
るアモルファスシリコンが多く存在する（表面積が広い
）。その結果、基板中央部ではイオンやラジカルが被エ
ツチング物と反応し易いため、イオンやラジカルの濃度
が低くなり、一方、基板周辺部ではイオンやラジカルが
被エツチング物と反応してその濃度が低下すると、隣接
する空間からイオンやラジカルが直ちに補充されるため
、基板周辺部は相対的にイオンやラジカルの濃度が高く
なって、基板周辺部におけるエッチングの速度が中央部
より速くなるものと考えられる。

そこで、本発明者らは大面積の基板にほぼ均−Ｇこ被着
された被エツチング層をエツチングして、基板の中央部
に形成されるパターンも、周辺部に形成されるパターン
も形状やサイズがほぼ均一になる製造方法を得るため鋭
意研究をした結果、本発明をするにいたった。

〔課題を解決するための手段〕

本発明の要旨とするところは、微細なパターンをエツチ
ングにより形成するエツチング工程を有する半導体デバ
イスの製造方法において、基板上に前記被エツチング層
の領域に隣接して被エツチング層の無い領域を配置する
ように当該被エッチング層を設けた後、前記エツチング
工程を施すことにある。

また、かかる半導体デバイスの製造方法において、前記
被エツチング層の領域に微細なパターンが形成されるこ
とにある。

更に、かかる半導体デバイスの製造方法において、前記
被エツチング層の領域と、該被エツチング層の領域に隣
接する被エツチング層の無い領域との面積比が１００対
１から１対１００、特に１０対１から１対１０であるこ
とにある。

また、かかる半導体デバイスの製造方法において、前記
基板の面積が２００ｃｍ２以上であることにある。

次に、かかる半導体デバイスの製造方法において、前記
被エツチング層の領域のみをマスクにより形成したこと
、あるいは前記被エツチング層の領域を、前記基板の全
領域に当該被エツチング層を被着させた後、エツチング
により被エッチング層の無い領域を除去して形成したこ
とにある。

〔作　用〕

本発明に係る半導体デバイスの製造方法は大面積の基板
上に微細なパターンの電極層あるいは半導体層から成る
半導体デバイスが多数形成される場合に適用される。ま
ず大面積の基板上にエツチングによって微細なパターン
が形成される電極層や半導体層などの被エツチング層が
全領域に被着させられた後、少なくともパターンが形成
される被エツチング層の領域を除き、その被エツチング
層の領域に隣接して被エツチング層の無い領域がエツチ
ングによって形成される。又は、大面積の基板上に少な
くともパターンが形成される被エツチング層の領域と、
被エツチング層の無い領域が隣接するようにマスク法に
よって形成される。このようにパターンが形成される被
エツチング層の領域と被エツチング層の無い領域とが隣
接して設けられた大面積基板を用いて、更にフォトリソ
グラフィの手法により被エッチング層の領域に微細なパ
ターンが形成される。

たとえばプラズマエツチングによる場合、反応ガスがプ
ラズマによってイオンとラジカルに解離させられて、こ
れらイオンとラジカルが被エツチング層と反応し、エツ
チングされる。その際、基板の周辺部においてはイオン
やラジカルと反応する被エツチング層の領域の面積が少
なく、しかも被エツチング層と反応してイオンやラジカ
ルの濃度が低下させられても、直らに隣接する空間がら
イオンやラジカルが補充されるため、イオンなどの濃度
が高く保たれる。一方、基板の中央部においては被エツ
チング層の無い領域が被エツチング層の領域と隣接して
設けられていて、被エツチング層の無い領域ではイオン
やラジカルの濃度が低下させられることはないため、被
エツチング層と反応させられるイオンなどの濃度が大幅
に低下させられることばない。したがって、大面積の基
板における全領域においてイオンやラジカルの濃度はほ
ぼ一定となるため、基板の周辺部における被エツチング
層のエツチング速度と基板の中央部における被エツチン
グ層のエッチング速度はほぼ同じになり、基板全領域の
被エツチング層をほぼ均一に加工することができる。

本発明における半導体デバイスの製造方法は、大面積の
基板上に被エッチング層の領域と被エツチング層の無い
領域とを隣接させて設けたことにあり、この被エツチン
グ層の領域には微細なパターンが形成されないで、エツ
チングによって除去される部分が含まれていても良い。

また、被エツチング層の無い領域が多い方が均一なパタ
ーンの形成に好ましく、特に基板の中央部側に被エツチ
ング層の無い領域が多い方がイオンやラジカルの濃度を
均一に保つのに好ましく、より均一な形状とサイズを備
えたパターンを形成することができる。更に、基板の面
積が小さくとも本発明を適用することができるのは当然
であるが、特に大面積の基板に適用するのが好ましい。

基板の面積は特に限定されないが、本発明は基板の面積
が２００ｃｍ”以上である場合に効果的である。

〔実施例〕

次に、本発明に係る半導体デバイスの製造方法について
図面を参照しつつ説明する。

第２図に示すように、半導体デバイスたとえば密着型リ
ニアイメージセンザ１０は基板１２の」−に光電変換素
子１４が直線状に多数配設されて構成されていて、この
ような密着型リニアイメージセンサ１０は大面積の基板
１２に平行して多数の密着型リニアイメージセンザ１０
が同時に形成された後、基板１２が切断されて密着型リ
ニアイメージセンサ１０が製造されている。この密着型
リニアイメージセンザ１０の光電変換素子１４は下部電
極、光電変換層及び上部電極から構成され、これら電極
や光電変換層は微細なパターンを備えている。

これら電極や光電変換層はフォトリソグラフィの手法に
よるエツチングによって、微細なパターンに形成されて
いて、この密着型リニアイメージセンサ１０は次のよう
にして製造される。先ず大面積の基板１２上に下部電極
がマスクを用い、スバ・ン夕によって所定のパターンに
形成される。次に、第３図に示すように、その上に光電
変換層であるアモルファスシリコン系半導体層などが全
面に被着積層され、被エツチング層１６が形成される。

被エツチング層１６は所定のパターンに形成された下部
電極の列に対応させて、その下部電極列上の被エツチン
グ層１６の領域１８を残して、第１図に示すようにその
領域１８と隣接する領域２０の被エツチング層】６が取
り除かれる。ここで、被エツチング層１６の無い領域２
０を形成するためのエッチングは比較的ラフに行われて
も良く、少なくとも光電変換層の微細なパターンを形成
し得る大きさの被エッチング層１６の領域１８が残され
ていれば足りる。

このように大面積の基板１２上に、被エツチング層１６
の有る領域１８と被エツチング層１６の無い領域２０と
が隣接して形成された後、フォトリソグラフィの手法に
より被エツチング層１６の領域１８に多数の光電変換素
子１４におりる光電変換層の微細なパターンがエッチン
グによって形成される。エツチングは通常ドライエツチ
ングが用いられ、たとえばプラズマエツチングやスパッ
タエツチングなどが好ましく用いられる。ここでプラズ
マエツチングを例に説明すれば、反応ガスであるたとえ
ばＣＦ、はプラズマ中で解離させられてラジカルＣＦ３
”やＰなどを生成し、このラジカルがたとえばシリコン
Ｓｉと反応して揮発性の高いＳｉＦ４を生成してエツチ
ングされるのである。したがって、反応ガスが解離させ
られたラジカルやイオンの濃度が基板１２上の被エツチ
ング層１６の領域１８のいずれの箇所においても均一で
あることが好ましく、本実施例においては被エッチング
層１６の領域１８と被エツチング層１６の無い領域２０
とが交互に配設されているため、ラジカルなどの濃度は
ほぼ均一に保たれ、被エツチング層１６の領域１８は基
板１２の中央部と周辺部に関係なく均一にエツチングさ
れる。

被エッチング層１６の領域１８がエツチングされて、第
２図に示すように微細なパターンが形成された後、更に
上部電極が被着される。次いで、基板１２上に直線状に
形成された光電変換素子１４の列からなる密着型リニア
イメージセンサ１０が基板１２が切断されて順次製造さ
れる。なお、第２図に示すパターンは簡略のためブロン
ク形状で示すものであり、パターンの形状は種々選定し
得るものである。

以上本発明の実施例を詳述したが、本発明は上述の実施
例に限定されるものではない。

たとえば第４図に示すように、被エッチング層の領域２
２を格子状に形成することによって、被エツチング層の
無い領域２４と被エツチング層の領域２２とを隣接させ
るように構成しても良い。

本実施例においては、被エツチング層の一部はエッチン
グによって除去されることになる。

また、第５図に示すように、被エツチング層の領域２６
をパターンが形成される被エツチング層の領域２８の２
列分の領域によって構成しても良い。本実施例において
はパターンが形成される被エツチング材の領域２８に隣
接して被エツチング層の無い領域３０が形成されていて
、被エッチング層２６の領域における被エッチング層の
領域２８と領域２８に挾まれた領域３２はパターン形成
のだめのエツチング時に除去される。

更に、これら被エッチング層の領域と被エツチング層の
無い領域の形成は前述したように、基板上全面に被着さ
せた被エツチング層をエッチングなどによって除去する
ものであっても良いが、マスクを用いて被エツチング層
の無い領域には被エツチング材を被着させないようにし
ても良い。

次に、基板上に設けられる被エツチング層の領域と、そ
の被エツチング層の領域に隣接して設けられる被エツチ
ング層の無い領域との面積比は１００対１から１対１０
０、特に１０対１から１対１０の範囲内にあるのが好ま
しく、被エツチング層の無い領域が多い程好ましい。ま
た、被エツチング層の無い領域の面積が基板の中央部側
に多いのがより好ましく、たとえば被エツチング層の無
い領域の面積（幅）が基板の中央部側に行くほど徐々に
広くなるように構成しても良い。

更に、本発明は基板の面積の大小にかかわらず適用し得
るものであるが、特に基板の面積が大きい場合に効果的
であり、たとえば基板の面積として２００ｃｍ２以上あ
る場合に好ましく適用されるものである。

その他、本発明は半導体層のパターン形成に適用し得る
だけでなく、電極などのパターン化にも適用し得るもの
である。また、具体例として密着型リニアイメージセン
ザを例に説明したが、その他のボトセンザやあるいは液
晶表示素子などの半導体デバイスの製造に適用し得るも
のである。更に、本発明はドライエツチング以外にウェ
ットエツチングについても適用し得るものである等、本
発明はその趣旨を逸脱しない範囲内で、当業者の知識に
基づき種々なる改良、修正、変形を加えた態様で実施し
得るものである。

実施層 第３図に示すように、コーニング７０５９ガラス基板１
２上にプラズマＣＶＤでガラス基板１２全体にアモルフ
ァスシリコン１６を堆積した。次に平行平板型のプラズ
マエツチング装置でＣＦ４ガスを用いてエツチングし、
第１図に示すように帯状にアモルファスシリコン（１８
）を残した。ここで、基板の大きさは１５２ｍｍＸ　２
５０ｍｍであり被エツチング層の領域１８の幅と被エツ
チング層の無い領域２０の幅は等しく、約１０ｍｍであ
った。

この帯状にアモルファスシリコン（被エツチング層の領
域１８）が形成されたサンプルを再度エッチングして、
基板周辺部と中央部でのアモルファスシリコンのエツチ
ングのされ方ヲ８周べた。

その結果、基板１２周辺部における帯状のアモルファス
シリコン（１８）が除去されるまでの時間は６１４秒で
あった。一方、基板１２中央部における帯状のアモルフ
ァスシリコン（１８）が除去されるまでの時間は７６０
秒であり、１４６秒の時間差があった。

此七貫− 比較のため、上述の実施例と同一の条件で基板１２の全
面にプラズマＣＶＤによってアモルファスシリコン１６
を堆積させ、そのまま同条件でエツチングし、基板１２
周辺部と中央部でのアモルファスシリコン１６のエツチ
ングのされ方を８周べた。

その結果、基板１２周辺部における帯状のアモルファス
シリコン（１８）が除去されるまでの時間は１２，１５
秒であった。一方、基板１２中央部における帯状のアモ
ルファスシリコン（１８）が除去されるまでの時間は１
５９８秒であり、３５３秒の時間差があった。

以上より、本発明により基板の中央部におけるエツチン
グ速度と周辺部におけるエツチング速度の差が改善され
たことが分かる。

〔発明の効果〕

かかる本発明は基板上に被エツチング層の領域に隣接し
て被エツチング層の無い領域を隣接して設けた後、被エ
ツチング層の領域をエツチングするように構成している
ため、被エツチング層の無い領域においてはラジカルや
イオンが無駄に反応することがなく、基板の中央部も周
辺部もラジカルやイオンの濃度をほぼ均一にすることが
でき、その結果、基板の全域にわたってほぼ均一なエッ
チング速度を得ることができる。したがって、微細なパ
ターンのエツチングにおいて、基板の各部における加工
の不均一性が改善される。

【図面の簡単な説明】

第１図、第２図及び第３図はいずれも本発明に係る半導
体デバイスの製造方法の一工程を示す要部斜視図である
。第４図及び第５図はいずれも本発明に係る半導体デバ
イスの製造方法の他の実施例における一工程を示す要部
斜視図である。 １０；密着型リニアイメージセンザ（半導体デバイス） １２；基板 １６；被エツチング層

Claims (6)

【特許請求の範囲】
1. （１）微細なパターンをエッチングにより形成するエッ
   チング工程を有する半導体デバイスの製造方法において
   、 基板上に前記被エッチング層の領域に隣接して被エッチ
   ング層の無い領域を配置するように当該被エッチング層
   を設けた後、前記エッチング工程を施すことを特徴とす
   る半導体デバイスの製造方法。
2. （２）前記被エッチング層の領域に微細なパターンが形
   成されることを特徴とする請求項第１項に記載する半導
   体デバイスの製造方法。
3. （３）前記被エッチング層の領域と、該被エッチング層
   の領域に隣接する被エッチング層の無い領域との面積比
   が１００対１から１対１００、特に１０対１から１対１
   ０であることを特徴とする請求項第１項又は第２項に記
   載する半導体デバイスの製造方法。
4. （４）前記基板の面積が２００ｃｍ＾２以上であること
   を特徴とする請求項第１項乃至第３項のいずれかに記載
   する半導体デバイスの製造方法。
5. （５）前記被エッチング層の領域のみをマスクにより形
   成したことを特徴とする請求項第１項乃至第４項のいず
   れかに記載する半導体デバイスの製造方法。
6. （６）前記被エッチング層の領域を、前記基板の全領域
   に当該被エッチング層を被着させた後、エッチングによ
   り被エッチング層の無い領域を除去して形成したことを
   特徴とする請求項第１項乃至第４項のいずれかに記載す
   る半導体デバイスの製造方法。