JPH04207040A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04207040A JPH04207040A JP34029190A JP34029190A JPH04207040A JP H04207040 A JPH04207040 A JP H04207040A JP 34029190 A JP34029190 A JP 34029190A JP 34029190 A JP34029190 A JP 34029190A JP H04207040 A JPH04207040 A JP H04207040A
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- undoped algaas
- electrons
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、電界効果トランジスタ（ＦＥＴ）に係り、特
に超格子を有するＭＩＳ型ＦＥＴＩこ関する。
に超格子を有するＭＩＳ型ＦＥＴＩこ関する。
（従来の技術）
化合物半導体においてそのポテンシャルの形（エネルギ
ー帯構造）を制御する技術は、デバイスの多機能化、高
性能化のために重要な半導体デバイス技術の一つである
。エネルギー帯構造を制御するための方法として、一般
的に、２つの方法が考えられる。即ち、ヘテロ接合によ
る方法と不純物原子の注入による方法である。
ー帯構造）を制御する技術は、デバイスの多機能化、高
性能化のために重要な半導体デバイス技術の一つである
。エネルギー帯構造を制御するための方法として、一般
的に、２つの方法が考えられる。即ち、ヘテロ接合によ
る方法と不純物原子の注入による方法である。
前者の方法は、種類の異なった半導体で接合を形成する
というものである。しかしながら、この方法では、一般
的に、格子定数が異なる半導体同士を接合させることに
なるので接合面に界面準位が生じ、このため電子の振る
舞いが大きく乱れ素子の劣化が起こり易くなる。その結
果、実用になるヘテロ接合は、Ａ ＩＧａＡＳ／ＧａＡ
ｓ 、 ＩｎＧａＡｓ／Ａ Ｉ ＩｎＧａＡｓ／ＩｎＧ
ａＡｓＰ／ＩｎＰ或いは幾つかのスートモーフイック構
造（ｐｓｅｕｄｏｍｏｒｐｈｉｃ ５ｔｒｕｃｔｕｒｅ
）の半導体のものに限定されている。
というものである。しかしながら、この方法では、一般
的に、格子定数が異なる半導体同士を接合させることに
なるので接合面に界面準位が生じ、このため電子の振る
舞いが大きく乱れ素子の劣化が起こり易くなる。その結
果、実用になるヘテロ接合は、Ａ ＩＧａＡＳ／ＧａＡ
ｓ 、 ＩｎＧａＡｓ／Ａ Ｉ ＩｎＧａＡｓ／ＩｎＧ
ａＡｓＰ／ＩｎＰ或いは幾つかのスートモーフイック構
造（ｐｓｅｕｄｏｍｏｒｐｈｉｃ ５ｔｒｕｃｔｕｒｅ
）の半導体のものに限定されている。
後者の方法の一例として、接合界面の両側にそれぞれ同
数のドナー不純物原子とアクセプタ不純物原子とを注入
するというものがある。これによりドーピング界面双極
子Ｄ Ｉ Ｄ （ＤｏｐｅｄＩｎｔｅｒｆａｃｅ Ｄｉ
ｐｏｌｅ）を形成することができ、実効ポテンシャルバ
リアの制御が可能となる。他の例としてＱ Ｕ Ｉ Ｄ
（Ｑｕａｎｔｕｍ Ｉｎｔｅｒｆａｃｅ Ｉｎｄｕｃ
ｅｄＤｉｐｏｌｅ）というものがある。これはへテロ接
合を形成する半導体のうち、エネルギーバンドギヤ・ツ
ブが小さい方の半導体にドナー原子からなる極薄な単原
子層（δドープ層）を設けることで実効的なポテンシャ
ルバリアを低くするというものである。
数のドナー不純物原子とアクセプタ不純物原子とを注入
するというものがある。これによりドーピング界面双極
子Ｄ Ｉ Ｄ （ＤｏｐｅｄＩｎｔｅｒｆａｃｅ Ｄｉ
ｐｏｌｅ）を形成することができ、実効ポテンシャルバ
リアの制御が可能となる。他の例としてＱ Ｕ Ｉ Ｄ
（Ｑｕａｎｔｕｍ Ｉｎｔｅｒｆａｃｅ Ｉｎｄｕｃ
ｅｄＤｉｐｏｌｅ）というものがある。これはへテロ接
合を形成する半導体のうち、エネルギーバンドギヤ・ツ
ブが小さい方の半導体にドナー原子からなる極薄な単原
子層（δドープ層）を設けることで実効的なポテンシャ
ルバリアを低くするというものである。
この不純物原子の注入による方法を適用して製造された
半導体装置として、近年、ＤＭＴ（Ｄｏｐｅ−ｃｈａｎ
ｎｅｌ ｈｅｔｅｒｏ ＭＩＳＦＥＴ５ ）と呼＋ｒれ
る超格子を有するＦ Ｅ Ｔ ＣＨ，）ｌｆｄａ ｅｔ
ａｌ、、ＥＤ−３ｙ（２）（１９８７）１４４８］が
、従来のＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔによ
り優れた点を持つということで注目を集めている。
半導体装置として、近年、ＤＭＴ（Ｄｏｐｅ−ｃｈａｎ
ｎｅｌ ｈｅｔｅｒｏ ＭＩＳＦＥＴ５ ）と呼＋ｒれ
る超格子を有するＦ Ｅ Ｔ ＣＨ，）ｌｆｄａ ｅｔ
ａｌ、、ＥＤ−３ｙ（２）（１９８７）１４４８］が
、従来のＧ ａ Ａ ｓ Ｍ Ｅ Ｓ Ｆ Ｅ Ｔによ
り優れた点を持つということで注目を集めている。
具体的なりＭＴとしては、ショットキー金属層（上層）
／アンドープＡｌｌＧａＡｓ層／ｎドープＧａＡｓ層／
アンドープＡｉ）ＧａＡｓ層（下層）が挙がられる。
／アンドープＡｌｌＧａＡｓ層／ｎドープＧａＡｓ層／
アンドープＡｉ）ＧａＡｓ層（下層）が挙がられる。
二のようなり Ｎｉ Ｔには次のような特徴がある。
第１に、上層のアンドープＡ、ｐＧａＡｓ層により、２
次元電子ＦＥＴの多種の不安定動作の原因となるＤＸセ
ンターのような深い準位の集中が最小に抑えられる。ま
た、ブレークダウン電圧も高くなる。
次元電子ＦＥＴの多種の不安定動作の原因となるＤＸセ
ンターのような深い準位の集中が最小に抑えられる。ま
た、ブレークダウン電圧も高くなる。
第２に、高ゲート電圧においてキャリアは主にアンドー
プＡ、１ｌＧａＡｓ層／ｎドープＧａＡｓ層のへテロ界
面の領域に集中する。したがって、イオン化不純物の散
乱の影響を受は難くなり、スクリーニング効果や移動度
が向上する。
プＡ、１ｌＧａＡｓ層／ｎドープＧａＡｓ層のへテロ界
面の領域に集中する。したがって、イオン化不純物の散
乱の影響を受は難くなり、スクリーニング効果や移動度
が向上する。
第３に、このＤＭＴは高スピード（５Ｇｂ ｉ ｔ／Ｓ
）で低消費電力である。このため、このＤＭＴを用いる
ことでＤＣＦＬ−５ｂｉｔシフトレジスタ、３１段ＤＣ
ＦＬリングオシレータ（４，ｓｐ ｓ／ｇａ ｔ ｅ）
、 レーザドライバ（１００ｂｉｔ／ｓ）等のデバイ
スが実現されている。
）で低消費電力である。このため、このＤＭＴを用いる
ことでＤＣＦＬ−５ｂｉｔシフトレジスタ、３１段ＤＣ
ＦＬリングオシレータ（４，ｓｐ ｓ／ｇａ ｔ ｅ）
、 レーザドライバ（１００ｂｉｔ／ｓ）等のデバイ
スが実現されている。
第７図はこのＤＭＴのゲート直下のエネルギーバンド図
である。第７図（ａ）はＯＦＦ時、第７図（ｂ）はＯＮ
時を示している。第７図（ｂ）に示されるようにＯＮ状
態ではゲート電圧Ｖ６の上昇に伴いＣＶａ−Ｖｃ＋→Ｖ
Ｇ２）アンドープＡＮＧａＡｓ層（上層）／ｎ型ＧａＡ
ｓ層のへテロ界面（チャネル領域）近傍のポテンシャル
バリアは歪められることによりその高さが低くなる。
である。第７図（ａ）はＯＦＦ時、第７図（ｂ）はＯＮ
時を示している。第７図（ｂ）に示されるようにＯＮ状
態ではゲート電圧Ｖ６の上昇に伴いＣＶａ−Ｖｃ＋→Ｖ
Ｇ２）アンドープＡＮＧａＡｓ層（上層）／ｎ型ＧａＡ
ｓ層のへテロ界面（チャネル領域）近傍のポテンシャル
バリアは歪められることによりその高さが低くなる。
このため、アンドープＡｊｌＧａＡｓ層（上層）／ｎ型
ＧａＡｓ層のへテロ界面に蓄積されている電子がこのポ
テンシャルバリアを容易に乗り越えてゲートに侵入し、
アドミタンス等の電気特性の低下を引き起こすという問
題があった。
ＧａＡｓ層のへテロ界面に蓄積されている電子がこのポ
テンシャルバリアを容易に乗り越えてゲートに侵入し、
アドミタンス等の電気特性の低下を引き起こすという問
題があった。
（発明が解決しようとする課題）
上述の如〈従来の超格子を有するＭＩＳ型のＦＥＴでは
、そのゲート電圧が高くなるとヘテロ接合界面（チャネ
ル）のポテンシャルバリアが歪んで結果的に低くなり、
このためチャネル内の電子が容易にゲートに侵入して電
気特性が低下するという問題があった。
、そのゲート電圧が高くなるとヘテロ接合界面（チャネ
ル）のポテンシャルバリアが歪んで結果的に低くなり、
このためチャネル内の電子が容易にゲートに侵入して電
気特性が低下するという問題があった。
本発明は、上記事情を考慮してなされたもので、その目
的とするところは、 ゲート電圧の昇圧に伴うヘテロ接合界面のポテンシャル
バリアの低下を防止し、良好な電気特性を有する半導体
装置を提供することにある。
的とするところは、 ゲート電圧の昇圧に伴うヘテロ接合界面のポテンシャル
バリアの低下を防止し、良好な電気特性を有する半導体
装置を提供することにある。
［発明の構成コ
（課題を解決するための手段）
上記の目的を達成するために、本発明の半導体装置は、
複数の半導体層が互いにヘテロ接合されてなる超格子に
蓄積されるキャリアをゲートに印加する電圧により制御
する半導体装置において、前記複数の半導体層のうち最
も前記ゲートに近い半導体層に前記キャリアが電子の場
合はアクセプタとなる不純物或いは前記キャリアが正孔
の場合はドナーとなる不純物が添加された不純物層が挿
設されていることを特徴とする 特に、この半導体装置は、基板上に形成された第１の化
合物半導体層と、この第１の化合物半導体層にヘテロ接
合された不純物を含む第１の化合物半導体層よりエネル
ギーバンドギャップが小さい第２の化合物半導体層と、
この第２の化合物半導体層にヘテロ接合された第２の化
合物判導体層よりエネルギーバンドギャップが大きい第
３の化合物半導体層と、この第３の化合物半導体層に挿
設された少くとも１つの極薄な不純物層とを有する超格
子を備えていることを特徴としている。
複数の半導体層が互いにヘテロ接合されてなる超格子に
蓄積されるキャリアをゲートに印加する電圧により制御
する半導体装置において、前記複数の半導体層のうち最
も前記ゲートに近い半導体層に前記キャリアが電子の場
合はアクセプタとなる不純物或いは前記キャリアが正孔
の場合はドナーとなる不純物が添加された不純物層が挿
設されていることを特徴とする 特に、この半導体装置は、基板上に形成された第１の化
合物半導体層と、この第１の化合物半導体層にヘテロ接
合された不純物を含む第１の化合物半導体層よりエネル
ギーバンドギャップが小さい第２の化合物半導体層と、
この第２の化合物半導体層にヘテロ接合された第２の化
合物判導体層よりエネルギーバンドギャップが大きい第
３の化合物半導体層と、この第３の化合物半導体層に挿
設された少くとも１つの極薄な不純物層とを有する超格
子を備えていることを特徴としている。
（作用）
本発明の半導体装置によれば、電子の蓄積層を形成する
半導体層のうち、ゲートに最も近い半導体層に極薄な不
純物層を挿設しているのでこの不純物層が挿設された位
置の実効的なポテンシャルバリアが高くなる。このため
、ゲート電圧が高くなっても電子は容易にはこのポテン
シャルバリアを越えることができない。その結果、電子
の膜厚方向の運動の制御が可能となり、電子のゲート侵
入等を防止できるので素子の劣化や電気特性の低下を防
止できる。
半導体層のうち、ゲートに最も近い半導体層に極薄な不
純物層を挿設しているのでこの不純物層が挿設された位
置の実効的なポテンシャルバリアが高くなる。このため
、ゲート電圧が高くなっても電子は容易にはこのポテン
シャルバリアを越えることができない。その結果、電子
の膜厚方向の運動の制御が可能となり、電子のゲート侵
入等を防止できるので素子の劣化や電気特性の低下を防
止できる。
（実施例）
以下、図面を参照しながら実施例を説明をする。
第１図は本発明の第１の実施例に係るＭＩＳＦＥＴの断
面図である。
面図である。
ＧａＡｓからなる半絶縁性基板１上には結晶性を整える
ためにアンドープＧａＡｓからなる厚さ約５００ｎｍ程
度のバッファ層３が設けられている。このバッファ層３
上には厚さが約２０ｎｍ程度のアンドープＡｌ）ＧａＡ
ｓ層５が設けられている。このアンドープＡｌＧａＡｓ
層５上には、Ｓｉの濃度が約ｌＸｌ０１８ｃｍ−３、厚
さ約２０ｎｍ程度のｎ型ＧａＡｓ層７．厚さ約２５ｎｍ
のアンドープＡｌｌＧａＡｓ層９．厚さ約５ｎｍのｎ型
ＧａＡｓ層１１が順次設けられている。また、アンドー
プＡｌＧａＡｓ層９にはアクセプタの役割をするδドー
プ層１３が挿設されている。このδドープ層１３は、炭
素原子からなり、１つの原子固自たりに１〜５Ｘ１０１
２ｃｍ−２程度のイオンを含む。ソース電極１５．ドレ
イン電極１７及びゲート電極１９がｎ型ＧａＡｓ層１１
上に所定の関係でもって配設されている。
ためにアンドープＧａＡｓからなる厚さ約５００ｎｍ程
度のバッファ層３が設けられている。このバッファ層３
上には厚さが約２０ｎｍ程度のアンドープＡｌ）ＧａＡ
ｓ層５が設けられている。このアンドープＡｌＧａＡｓ
層５上には、Ｓｉの濃度が約ｌＸｌ０１８ｃｍ−３、厚
さ約２０ｎｍ程度のｎ型ＧａＡｓ層７．厚さ約２５ｎｍ
のアンドープＡｌｌＧａＡｓ層９．厚さ約５ｎｍのｎ型
ＧａＡｓ層１１が順次設けられている。また、アンドー
プＡｌＧａＡｓ層９にはアクセプタの役割をするδドー
プ層１３が挿設されている。このδドープ層１３は、炭
素原子からなり、１つの原子固自たりに１〜５Ｘ１０１
２ｃｍ−２程度のイオンを含む。ソース電極１５．ドレ
イン電極１７及びゲート電極１９がｎ型ＧａＡｓ層１１
上に所定の関係でもって配設されている。
第５図（ａ）〜（ｃ）にはこのように構成されたＭＩＳ
ＰＥＴのエネルギーバンド図が示されている。
ＰＥＴのエネルギーバンド図が示されている。
同図（ａ）にはゲート電圧がゼロのときの伝導バンドＥ
ｃとフェルミレベルＥＦとが示されている。低バンドギ
ャップのｎ型ＧａＡｓ層７は高バンドギャップのアンド
ープＡｌｌＧａＡｓ層５，９との間に挾まれている。こ
のため、ＧａＡｓ層５には量子井戸が形成されている。
ｃとフェルミレベルＥＦとが示されている。低バンドギ
ャップのｎ型ＧａＡｓ層７は高バンドギャップのアンド
ープＡｌｌＧａＡｓ層５，９との間に挾まれている。こ
のため、ＧａＡｓ層５には量子井戸が形成されている。
また、ｎ型ＧａＡｓ層７上のアンドープＡｌ１ＧａＡｓ
層９内にはδドープ層１３が設けられているので、この
δドープ層１３とアンドープＡｌ１ＧａＡｓ層５ ／
ｎ型ＧａＡｓ層７の界面との間に双極子モーメントが誘
起される。この誘起された双極子モーメントは、ｎ型Ｇ
ａＡｓ層７／アンド一プＡｐＧａＡｓ層９のへテロ界面
におけるポテンシャルバリアの実効的な増加を導く。即
ち、δドープ層１３が挿設された位置の伝導バンドの下
端のエネルギーＥｃがスパイク状に高くなる。
層９内にはδドープ層１３が設けられているので、この
δドープ層１３とアンドープＡｌ１ＧａＡｓ層５ ／
ｎ型ＧａＡｓ層７の界面との間に双極子モーメントが誘
起される。この誘起された双極子モーメントは、ｎ型Ｇ
ａＡｓ層７／アンド一プＡｐＧａＡｓ層９のへテロ界面
におけるポテンシャルバリアの実効的な増加を導く。即
ち、δドープ層１３が挿設された位置の伝導バンドの下
端のエネルギーＥｃがスパイク状に高くなる。
次に同図（ｂ）に示されるように（以下、フェルミレベ
ルＥＰは省力）、ゲート電極１９に電圧を印加すると、
ゲート電圧の上昇に伴いｎ型ＧａＡｓ層７にドープされ
た不純物原子か・ら励起された電子が、アンドープＡｌ
１ＧａＡｓ層５ ／ ｎ型ＡＮＧａＡｓ層７／アンドー
プＡＩＧａＡＳ層９で形成される量子井戸に蓄積される
。
ルＥＰは省力）、ゲート電極１９に電圧を印加すると、
ゲート電圧の上昇に伴いｎ型ＧａＡｓ層７にドープされ
た不純物原子か・ら励起された電子が、アンドープＡｌ
１ＧａＡｓ層５ ／ ｎ型ＡＮＧａＡｓ層７／アンドー
プＡＩＧａＡＳ層９で形成される量子井戸に蓄積される
。
次に同図（Ｃ）に示されるように、ゲート電極１つにさ
らに高い電圧が印加されると、ｎ型ＧａＡｓ層７／アン
ド一プＡρＧａＡｓ層９のへテロ界面にはより多くの電
子が蓄積されると共に疑フェルミレベルが上がる。疑フ
ェルミレベルが上昇するとｎ型Ａ、１ＪＧａＡＳ層７／
アンドープＡ、９ＧａＡｓ層９のへテロ界面のポテンシ
ャルバリアが実効的に低くなる。即ち、ｎ型ＡｌＧａＡ
ｓ層７／アンド一プＡｌＧａＡｓ層９のへテロ界面近傍
のアンドープＡｌＧａＡｓ層９の伝導バンドの下端のエ
ネルギーＥｃが低くなり、電子が蓄積されているエネル
ギーレベル以上のＥｃを有するアンドープＡｌＧａＡｓ
層９の幅Ｗが狭くなる。しがしながら、アンドープＡｌ
１ＧａＡｓ層９に挿設されたδドープ層１３により本実
施例のアンドープＡｌＧａＡｓ層９の伝導帯ＥＣのレベ
ル及び電子が蓄積されているエネルギーレベル以上のア
ンドープＡｌＧａＡｓ層９の伝導帯Ｅｃの幅Ｗは、従来
のそれよりそれぞれ高く、広くなっている。このため、
第５図（Ｃ）に示したようにゲート電極１９に印加され
る電圧レベルが第７図に示したｖｔ２に達しても電子は
ポテンシャルバリアを越えることかできなくなり、アン
ドープＡｌＧａＡｓ層９を垂直に横切りｎ型ＧａＡｓ層
１１に侵入する電子の発生を防止できる。
らに高い電圧が印加されると、ｎ型ＧａＡｓ層７／アン
ド一プＡρＧａＡｓ層９のへテロ界面にはより多くの電
子が蓄積されると共に疑フェルミレベルが上がる。疑フ
ェルミレベルが上昇するとｎ型Ａ、１ＪＧａＡＳ層７／
アンドープＡ、９ＧａＡｓ層９のへテロ界面のポテンシ
ャルバリアが実効的に低くなる。即ち、ｎ型ＡｌＧａＡ
ｓ層７／アンド一プＡｌＧａＡｓ層９のへテロ界面近傍
のアンドープＡｌＧａＡｓ層９の伝導バンドの下端のエ
ネルギーＥｃが低くなり、電子が蓄積されているエネル
ギーレベル以上のＥｃを有するアンドープＡｌＧａＡｓ
層９の幅Ｗが狭くなる。しがしながら、アンドープＡｌ
１ＧａＡｓ層９に挿設されたδドープ層１３により本実
施例のアンドープＡｌＧａＡｓ層９の伝導帯ＥＣのレベ
ル及び電子が蓄積されているエネルギーレベル以上のア
ンドープＡｌＧａＡｓ層９の伝導帯Ｅｃの幅Ｗは、従来
のそれよりそれぞれ高く、広くなっている。このため、
第５図（Ｃ）に示したようにゲート電極１９に印加され
る電圧レベルが第７図に示したｖｔ２に達しても電子は
ポテンシャルバリアを越えることかできなくなり、アン
ドープＡｌＧａＡｓ層９を垂直に横切りｎ型ＧａＡｓ層
１１に侵入する電子の発生を防止できる。
かくして本実施例のＭＩＳＰＥＴは、高ゲート電圧にお
けるゲート電極への電子の侵入を防止できるのでゲート
電極１９に印加できる電圧の安全領域幅が広くなり、そ
の結果、より多くの電子がｎ型ＧａＡｓ層７／アンド一
プＡｊ７ＧａＡｓ層９のへテロ界面に蓄積されるのでド
レイン電流等の電気特性が改善される。
けるゲート電極への電子の侵入を防止できるのでゲート
電極１９に印加できる電圧の安全領域幅が広くなり、そ
の結果、より多くの電子がｎ型ＧａＡｓ層７／アンド一
プＡｊ７ＧａＡｓ層９のへテロ界面に蓄積されるのでド
レイン電流等の電気特性が改善される。
なお、本実施例による口型ＧａＡｓ層７／アンドープＡ
、ＱＧａＡｓ層９のへテロ界面のポテンシャルバリアの
実効的な増加は、このへテロ界面から５〜１９ｎｍ程度
離れたアンドープＡｌＧａＡｓ層９にδビー１層１３を
挿設した場合で、５０〜１５０ｍＶ程度である。また、
本実施例のＭＩＳＦＥＴを用いてＤＣＦＬ回路等のロジ
ック回路を組むと、そのノイスマージンか大きくなるの
で回路の信頼性を高めることができる。
、ＱＧａＡｓ層９のへテロ界面のポテンシャルバリアの
実効的な増加は、このへテロ界面から５〜１９ｎｍ程度
離れたアンドープＡｌＧａＡｓ層９にδビー１層１３を
挿設した場合で、５０〜１５０ｍＶ程度である。また、
本実施例のＭＩＳＦＥＴを用いてＤＣＦＬ回路等のロジ
ック回路を組むと、そのノイスマージンか大きくなるの
で回路の信頼性を高めることができる。
第２図には本発明の第２の実施例に係るＭＩＳＦＥＴの
断面図が示されている。なお、第１図の実施例と対応す
る部分には第１図と同一符号を付し、詳細な説明は省略
する。
断面図が示されている。なお、第１図の実施例と対応す
る部分には第１図と同一符号を付し、詳細な説明は省略
する。
この旧５ＦＥＴか先に説明した実施例のものと異なる点
は、第２のδビー１層２１をアンドープＡｌＧａＡｓ層
９に挿設したことにある。第６図（ａ）〜（Ｃ）にはこ
のように構成された旧５ＦＥＴのエネルギーバンド図が
示されている。同図（ａ）はケート電極１９に電圧が印
加されていないときの伝導バンドＥｃ及びフェルミレベ
ルＥＦを示している。δビー１層１３．２１が挿設され
た位置に対応したところのアンドープＡｌＧａＡｓ層９
の伝導バンドには、スパイク状のレベルの上昇が見られ
る。次にゲート電極１９に電圧を印加すると同図（ｂ）
に示されるように、ｎ型ＧａＡｓ層７／アンド一プＡｌ
ＧａＡｓ層９のへテロ界面に電子が蓄積される。そして
、先の実施例と同様にゲート電圧がＶ１２を越えても、
同図（ｃ）に示されるようにｎ型ＧａＡｓ層７／アンド
一プＡＪＧａＡｓ層９のへテロ界面の実効的なポテンシ
ャルバリアが高くなっているので電子がこのポテンシャ
ルバリアを越えてアンドープＡｌＧａＡｓ層９に侵入す
るという不都合は起きない。
は、第２のδビー１層２１をアンドープＡｌＧａＡｓ層
９に挿設したことにある。第６図（ａ）〜（Ｃ）にはこ
のように構成された旧５ＦＥＴのエネルギーバンド図が
示されている。同図（ａ）はケート電極１９に電圧が印
加されていないときの伝導バンドＥｃ及びフェルミレベ
ルＥＦを示している。δビー１層１３．２１が挿設され
た位置に対応したところのアンドープＡｌＧａＡｓ層９
の伝導バンドには、スパイク状のレベルの上昇が見られ
る。次にゲート電極１９に電圧を印加すると同図（ｂ）
に示されるように、ｎ型ＧａＡｓ層７／アンド一プＡｌ
ＧａＡｓ層９のへテロ界面に電子が蓄積される。そして
、先の実施例と同様にゲート電圧がＶ１２を越えても、
同図（ｃ）に示されるようにｎ型ＧａＡｓ層７／アンド
一プＡＪＧａＡｓ層９のへテロ界面の実効的なポテンシ
ャルバリアが高くなっているので電子がこのポテンシャ
ルバリアを越えてアンドープＡｌＧａＡｓ層９に侵入す
るという不都合は起きない。
かくして本実施例の旧５ＰＥＴでも先の説明した実施例
と同様な効果を得ることができる。
と同様な効果を得ることができる。
なお、この場合光の実施例に比べ、ｎ型ＧａＡｓ層７／
アンド一プＡｊ！ＧａＡｓ層９のへテロ界面近傍のアン
ドープＡｌＧａＡｓ層９の伝導バンドの実効的レベルが
より高くなり、電子が蓄積されているエネルギーレベル
以上のアンドープＡｌＧａＡｓ層９の伝導帯の幅Ｗもよ
り広くなる。したがって、ゲート電極１９に印加できる
電圧の安全領域幅もより広くなる。
アンド一プＡｊ！ＧａＡｓ層９のへテロ界面近傍のアン
ドープＡｌＧａＡｓ層９の伝導バンドの実効的レベルが
より高くなり、電子が蓄積されているエネルギーレベル
以上のアンドープＡｌＧａＡｓ層９の伝導帯の幅Ｗもよ
り広くなる。したがって、ゲート電極１９に印加できる
電圧の安全領域幅もより広くなる。
第３図には本発明の第３の実施例に係るＭｆＳＦＥＴの
断面図が示されている。この実施例が第１の実施例と異
なる点は、バッファ層３上とアンドープＡｌＧａＡｓ層
５との間にｐ型ＧａＡｓ層２３゜アンドープＧａＡｓ層
２５を順次設けたことにある。本実施例ではｐ型ＧａＡ
ｓ層２３の不純物濃度を３Ｘ１０”、その厚を２０ｎｍ
程度にした。
断面図が示されている。この実施例が第１の実施例と異
なる点は、バッファ層３上とアンドープＡｌＧａＡｓ層
５との間にｐ型ＧａＡｓ層２３゜アンドープＧａＡｓ層
２５を順次設けたことにある。本実施例ではｐ型ＧａＡ
ｓ層２３の不純物濃度を３Ｘ１０”、その厚を２０ｎｍ
程度にした。
また、アンドープＧａＡｓ層２５の厚さは１０ｎｍ程度
である。
である。
このような構成であると、第１の実施例と同様な効果が
得られるのは勿論のこと、ｐ型ＧａＡｓ層２３により短
チャンネル効果が抑制されると共に、アンドープＧａＡ
ｓ層２５により製造プロセスで生じるｐ型ＧａＡｓ層２
３のアンドープＧａＡｓ層５への拡散、メモリ効果、そ
してソース。
得られるのは勿論のこと、ｐ型ＧａＡｓ層２３により短
チャンネル効果が抑制されると共に、アンドープＧａＡ
ｓ層２５により製造プロセスで生じるｐ型ＧａＡｓ層２
３のアンドープＧａＡｓ層５への拡散、メモリ効果、そ
してソース。
ドレイン領域の寄生容量を防止できる。
第４図には本発明の第４の実施例に係る旧５ＦＥＴの断
面図が示されている。この実施例が先に説明した第３の
実施例と異なる点は、第２のδビー１層２１をアンドー
プＡｌＧａＡｓ層９に挿設したことにある。
面図が示されている。この実施例が先に説明した第３の
実施例と異なる点は、第２のδビー１層２１をアンドー
プＡｌＧａＡｓ層９に挿設したことにある。
このような構成であると第３の実施例と同様な効果が得
られるのは勿論のこと、ｎ型ＧａＡｓ層７／アンド一プ
ＡｌＧａＡｓ層９のへテロ界面のポテンシャルバリアの
実効的なレベルがより高くなるのでゲート電極１９に印
加できる電圧の安全領域幅がより広くなる。
られるのは勿論のこと、ｎ型ＧａＡｓ層７／アンド一プ
ＡｌＧａＡｓ層９のへテロ界面のポテンシャルバリアの
実効的なレベルがより高くなるのでゲート電極１９に印
加できる電圧の安全領域幅がより広くなる。
なお、本発明は上述した実施例に限定されるものではな
い。例えば、上記実施例では３層以上のδドープ層を用
いたＭＩＳＦＥＴについては説明しなかったが、この場
合でも同様な効果が得られるのは勿論のことである。ま
た、この場合、δドープ層の層数が増えてもアンドープ
ＡｌＧａＡｓ層９の本質的な層厚は変わらない。したが
って、アンドープＡｌＧａＡｓ層９の層厚が厚くなるこ
とに起因する相互コンダクタンスの低下などの電気特性
の低下は生しない。また、δドープ層としてＡｇＧａＡ
ｓ中で拡散係数が小さい炭素原子を用いたが、これは実
施例のＭＩＳＦＥＴの製造に高温（９５０℃）な製造工
程が伴うので、δドープ層となる原子が拡散するのを防
止するためである。
い。例えば、上記実施例では３層以上のδドープ層を用
いたＭＩＳＦＥＴについては説明しなかったが、この場
合でも同様な効果が得られるのは勿論のことである。ま
た、この場合、δドープ層の層数が増えてもアンドープ
ＡｌＧａＡｓ層９の本質的な層厚は変わらない。したが
って、アンドープＡｌＧａＡｓ層９の層厚が厚くなるこ
とに起因する相互コンダクタンスの低下などの電気特性
の低下は生しない。また、δドープ層としてＡｇＧａＡ
ｓ中で拡散係数が小さい炭素原子を用いたが、これは実
施例のＭＩＳＦＥＴの製造に高温（９５０℃）な製造工
程が伴うので、δドープ層となる原子が拡散するのを防
止するためである。
したがって、ＡｇＧａＡｓ中でアクセプタとして働き、
且つ拡散係数が小さいものであれば、他の原子、例えば
Ｂｅ、Ｍｇを用いても良い。また、ｎ型ＧａＡｓの代わ
りにＰ型ＧａＡｓを用いて量子井戸を構成しても良い。
且つ拡散係数が小さいものであれば、他の原子、例えば
Ｂｅ、Ｍｇを用いても良い。また、ｎ型ＧａＡｓの代わ
りにＰ型ＧａＡｓを用いて量子井戸を構成しても良い。
この場合、キャリアはホールとなり、δドープ層はトナ
ーとして働く不純物を添加しておけば良い。さらに、実
施例ではアンドープＡｌ）ＧａＡｓ層／ｎ型ＧａＡｓ／
アンドープＡｌＧａＡｓ層のへテロ接合で量子井戸を構
成したが、１ ｎＧａＡｓ／１ ｎＧａＡｓ／１ ｎＧ
ａＡｓ、Ｓ ｉ／Ｓ ｉＧｅ／Ｓ ｉ、又はスートモー
フイック （ｐｓｅｕｄｏｍｏｒｐｈｉｃ）構造の半導
体で構成しても良い。要はＩ ｎＧａＡｓ／ＩｎＧａＡ
ｓＰ／ＩｎＧａＡｓ接合と同様なエネルギーバンド構造
を有する接合が構成できる半導体材料を選べば良い。そ
の他、本発明の要旨を逸脱しない範囲で、種々変形して
実施できる。
ーとして働く不純物を添加しておけば良い。さらに、実
施例ではアンドープＡｌ）ＧａＡｓ層／ｎ型ＧａＡｓ／
アンドープＡｌＧａＡｓ層のへテロ接合で量子井戸を構
成したが、１ ｎＧａＡｓ／１ ｎＧａＡｓ／１ ｎＧ
ａＡｓ、Ｓ ｉ／Ｓ ｉＧｅ／Ｓ ｉ、又はスートモー
フイック （ｐｓｅｕｄｏｍｏｒｐｈｉｃ）構造の半導
体で構成しても良い。要はＩ ｎＧａＡｓ／ＩｎＧａＡ
ｓＰ／ＩｎＧａＡｓ接合と同様なエネルギーバンド構造
を有する接合が構成できる半導体材料を選べば良い。そ
の他、本発明の要旨を逸脱しない範囲で、種々変形して
実施できる。
［発明の効果コ
本発明の半導体装置によれば、電子を蓄積する層を構成
する半導体層内に極薄な不純物層を挿設することで電子
を閉じ込めるポテンシャルバリアを実効的に高くしてい
る。その結果、ゲート電圧の上昇によるポテンシャルバ
リアの低下を防止できるのでゲートに印加できる電圧の
安全領域が広くなると共に、ドレイン電流等の電気特性
が改善される。
する半導体層内に極薄な不純物層を挿設することで電子
を閉じ込めるポテンシャルバリアを実効的に高くしてい
る。その結果、ゲート電圧の上昇によるポテンシャルバ
リアの低下を防止できるのでゲートに印加できる電圧の
安全領域が広くなると共に、ドレイン電流等の電気特性
が改善される。
第１図は本発明の第１の実施例に係るＭＩＳＦＥＴの断
面図、第２図は本発明の第２の実施例に係るＭＩＳＰＥ
Ｔの断面図、第３図は本発明の第３の実施例に係るＭＩ
ＳＦＥＴの断面図、第４図は本発明の第４の実施例に係
る旧５ＦＥＴの断面図、第５図（ａ）〜（Ｃ）は本発明
の第１の実施例に係る旧５ＰＥＴのエネルギーバンド図
、第６図（ａ）〜（Ｃ）は本発明の第２の実施例に係る
旧５ＰＥＴのエネルギーバンド図、第７図は従来の旧５
ＦＥＴのエネルギーバンド図である。 １・・・半絶縁性基板、３・・・バッファ層、５・・・
アンドープＡｌＧａＡｓ層、７−ｎ型ＧａＡｓ層、９・
・・アンドープＡｌＧａＡｓ層、１１・・・ｎ型ＧａＡ
ｓ層、１３・・・δドープ層、１５・・・ソース電極、
１７・・・ドレイン電極、１９・・・ゲート電極、２１
−＝δドープ層、２ ：３ ・ｐ型ＧａＡｓ層、２５・
・・アンドープＱａＡｓ層。 出願人代理人 弁理士 鈴江武彦 第１図 第３図
面図、第２図は本発明の第２の実施例に係るＭＩＳＰＥ
Ｔの断面図、第３図は本発明の第３の実施例に係るＭＩ
ＳＦＥＴの断面図、第４図は本発明の第４の実施例に係
る旧５ＦＥＴの断面図、第５図（ａ）〜（Ｃ）は本発明
の第１の実施例に係る旧５ＰＥＴのエネルギーバンド図
、第６図（ａ）〜（Ｃ）は本発明の第２の実施例に係る
旧５ＰＥＴのエネルギーバンド図、第７図は従来の旧５
ＦＥＴのエネルギーバンド図である。 １・・・半絶縁性基板、３・・・バッファ層、５・・・
アンドープＡｌＧａＡｓ層、７−ｎ型ＧａＡｓ層、９・
・・アンドープＡｌＧａＡｓ層、１１・・・ｎ型ＧａＡ
ｓ層、１３・・・δドープ層、１５・・・ソース電極、
１７・・・ドレイン電極、１９・・・ゲート電極、２１
−＝δドープ層、２ ：３ ・ｐ型ＧａＡｓ層、２５・
・・アンドープＱａＡｓ層。 出願人代理人 弁理士 鈴江武彦 第１図 第３図
Claims (1)
- 【特許請求の範囲】 複数の半導体層が互いにヘテロ接合されてなる超格子に
蓄積されるキャリアをゲートに印加する電圧により制御
する半導体装置において、 前記複数の半導体層のうち最も前記ゲートに近い半導体
層に前記キャリアが電子の場合はアクセプタとなる不純
物或いは前記キャリアが正孔の場合はドナーとなる不純
物が添加された不純物層が挿設されていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340291A JP3053862B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340291A JP3053862B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207040A true JPH04207040A (ja) | 1992-07-29 |
| JP3053862B2 JP3053862B2 (ja) | 2000-06-19 |
Family
ID=18335540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340291A Expired - Fee Related JP3053862B2 (ja) | 1990-11-30 | 1990-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3053862B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001641A1 (en) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2005302861A (ja) * | 2004-04-08 | 2005-10-27 | Matsushita Electric Ind Co Ltd | Ｉｉｉ−ｖ族窒化物半導体を用いた半導体装置 |
-
1990
- 1990-11-30 JP JP2340291A patent/JP3053862B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002001641A1 (en) * | 2000-06-27 | 2002-01-03 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6674131B2 (en) | 2000-06-27 | 2004-01-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor power device for high-temperature applications |
| JP2005302861A (ja) * | 2004-04-08 | 2005-10-27 | Matsushita Electric Ind Co Ltd | Ｉｉｉ−ｖ族窒化物半導体を用いた半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3053862B2 (ja) | 2000-06-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |