JPH0624208B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0624208B2 JPH0624208B2 JP57132609A JP13260982A JPH0624208B2 JP H0624208 B2 JPH0624208 B2 JP H0624208B2 JP 57132609 A JP57132609 A JP 57132609A JP 13260982 A JP13260982 A JP 13260982A JP H0624208 B2 JPH0624208 B2 JP H0624208B2
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- semiconductor
- gate
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- gaalas
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/343—Gate regions of field-effect devices having PN junction gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/473—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT
- H10D30/4732—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having confinement of carriers by multiple heterojunctions, e.g. quantum well HEMT using Group III-V semiconductor material
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
- H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/80—FETs having rectifying junction gate electrodes
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D64/60—Electrodes characterised by their materials
- H10D64/602—Heterojunction gate electrodes for FETs
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 本発明は高速性に優れた電界効果型の半導体装置に関す
る。
る。
n-GaAlAs／高純度GaAsヘテロ構造、いわゆるモジュレー
ションドープ構造（Modulation−Doped Structure）
は、低温において電子の移動度が極めて大きくなること
から大きな注目を集めている。これを用いて電界効果型
半導体装置を形成した一例は、第１図に示すようなもの
である。ここで11は半絶縁性GaAs基板、12は高純度GaAs
層、13はｎ型GaAlAs層で、14はショットキ型のゲート電
極、15，16はそれぞれソースおよびドレインオーム性電
極である。高速論理回路に適したノーマリオフ型のFET
の場合には、第１図中Ａ−Ａ′線に沿った熱平衡状態に
おけるエネルギーバンド状態図は第２図の様であり、n-
GaAlAs層13はショットキ障壁の拡散電位差によってすべ
て空乏化し、チャンネルとなるべきGaAlAs層13との界面
のGaAs層12側には過剰電子は存在せず電流が流れない状
態となっている。なお、EF,EC,EVはそれぞれ、フェミル
レベル，伝導帯下端および価電子帯上端のエネルギーレ
ベルである。ここでゲート14に正電圧を印加すれば、空
乏化したGa-AlAs層13を介した容量結合によって、GaAlA
s層13との界面のGaAs層12側に電子が誘起され電流が流
れるわけである。一方ゲート14とソース15およびドレイ
ン16との間では、第３図に示した第１図中Ｂ−Ｂ′に沿
うエネルギーバンド状態図のように、GaAlAs層13の表面
電位は充分小さく、表面電位による空乏層はGaAlAs層全
体の厚さより薄く、GaAs層12層の空乏化したGaAlAs層内
のイオン化したドナー不純物による電荷量に見あう量の
電子層17がGaAs側に形成され、低抵抗となっていなけれ
ばならない。このためGaAlAs層13の表面電位のコントロ
ールが必要であるが、III-V化合物半導体の表面コント
ロールは容易でなく、表面準位密度が多く、表面のバン
ドベンディングが大きいと低抵抗とならない恐れが大き
い。特に表面電位がゲート部と同程度になると電子層17
がほとんど形成されなくなるのでゲート外の抵抗は極め
て大きくなる。このような表面電位による影響を除くた
め、ゲート部外のGaAlAs層を厚くしたり（第４図）、ゲ
ート部外のGaAlAs層の表面側にさらにn+GaAs層18が設け
られたリセス型（第５図）が試みられている。しかしな
がらかかる構造では平坦型の特徴が失われてしまう欠点
があった。
ションドープ構造（Modulation−Doped Structure）
は、低温において電子の移動度が極めて大きくなること
から大きな注目を集めている。これを用いて電界効果型
半導体装置を形成した一例は、第１図に示すようなもの
である。ここで11は半絶縁性GaAs基板、12は高純度GaAs
層、13はｎ型GaAlAs層で、14はショットキ型のゲート電
極、15，16はそれぞれソースおよびドレインオーム性電
極である。高速論理回路に適したノーマリオフ型のFET
の場合には、第１図中Ａ−Ａ′線に沿った熱平衡状態に
おけるエネルギーバンド状態図は第２図の様であり、n-
GaAlAs層13はショットキ障壁の拡散電位差によってすべ
て空乏化し、チャンネルとなるべきGaAlAs層13との界面
のGaAs層12側には過剰電子は存在せず電流が流れない状
態となっている。なお、EF,EC,EVはそれぞれ、フェミル
レベル，伝導帯下端および価電子帯上端のエネルギーレ
ベルである。ここでゲート14に正電圧を印加すれば、空
乏化したGa-AlAs層13を介した容量結合によって、GaAlA
s層13との界面のGaAs層12側に電子が誘起され電流が流
れるわけである。一方ゲート14とソース15およびドレイ
ン16との間では、第３図に示した第１図中Ｂ−Ｂ′に沿
うエネルギーバンド状態図のように、GaAlAs層13の表面
電位は充分小さく、表面電位による空乏層はGaAlAs層全
体の厚さより薄く、GaAs層12層の空乏化したGaAlAs層内
のイオン化したドナー不純物による電荷量に見あう量の
電子層17がGaAs側に形成され、低抵抗となっていなけれ
ばならない。このためGaAlAs層13の表面電位のコントロ
ールが必要であるが、III-V化合物半導体の表面コント
ロールは容易でなく、表面準位密度が多く、表面のバン
ドベンディングが大きいと低抵抗とならない恐れが大き
い。特に表面電位がゲート部と同程度になると電子層17
がほとんど形成されなくなるのでゲート外の抵抗は極め
て大きくなる。このような表面電位による影響を除くた
め、ゲート部外のGaAlAs層を厚くしたり（第４図）、ゲ
ート部外のGaAlAs層の表面側にさらにn+GaAs層18が設け
られたリセス型（第５図）が試みられている。しかしな
がらかかる構造では平坦型の特徴が失われてしまう欠点
があった。
また第２図からわかるように従来例では、ゲート部にお
いてはGaAlAsとの界面のGaAs中の電子から見たゲート電
極方向の障壁高さは、通常のショットキゲートと同程度
の比較的小さいものであるので、ゲートに大きな正電圧
を印加できない欠点があった。
いてはGaAlAsとの界面のGaAs中の電子から見たゲート電
極方向の障壁高さは、通常のショットキゲートと同程度
の比較的小さいものであるので、ゲートに大きな正電圧
を印加できない欠点があった。
本発明の目的は、空乏化した半導体層を介して電荷を誘
起して動作する電界効果型半導体装置において、以上の
ようなゲート部外の抵抗の大きいこと、およびゲートに
印加しうる電圧の範囲の小さいことの欠点を改善せしめ
た半導体装置を提供することにある。
起して動作する電界効果型半導体装置において、以上の
ようなゲート部外の抵抗の大きいこと、およびゲートに
印加しうる電圧の範囲の小さいことの欠点を改善せしめ
た半導体装置を提供することにある。
本発明の半導体装置は、基本的には第６図に示すよう
に、高抵抗基板21上に、第１の半導体の高純度あるいは
ｐ型低不純物密度の層22、該第１の半導体より電子親和
力の小さい第２の半導体のｎ型層23が積載され、ゲート
電極25はさらにp+薄膜24を介して前記ｎ型層23上に設け
られ、ゲート電極の両側にソース電極26とドレイン電極
27がゲート電極と平面的に離間して配置されたものであ
る。ここでゲート電極部において、第２の半導体のｎ型
層23は、第１の半導体層22との電子親和力の差およびp+
薄膜24とのｐ−ｎ接合の拡散電位差によって、すべて空
乏化しているものである。なおゲート部外では以下に述
べる様に電子親和力の差によって第２の半導体層23が空
乏化し、その電荷量に見あう量の電子蓄積層28が第１の
半導体層側に形成されている。
に、高抵抗基板21上に、第１の半導体の高純度あるいは
ｐ型低不純物密度の層22、該第１の半導体より電子親和
力の小さい第２の半導体のｎ型層23が積載され、ゲート
電極25はさらにp+薄膜24を介して前記ｎ型層23上に設け
られ、ゲート電極の両側にソース電極26とドレイン電極
27がゲート電極と平面的に離間して配置されたものであ
る。ここでゲート電極部において、第２の半導体のｎ型
層23は、第１の半導体層22との電子親和力の差およびp+
薄膜24とのｐ−ｎ接合の拡散電位差によって、すべて空
乏化しているものである。なおゲート部外では以下に述
べる様に電子親和力の差によって第２の半導体層23が空
乏化し、その電荷量に見あう量の電子蓄積層28が第１の
半導体層側に形成されている。
以下、具体例によって本発明の特徴と効果について詳述
する。
する。
本発明の半導体装置の例として、基板21に半絶縁GaAs基
板、第１の半導体層22として数μｍの厚さの有効アクセ
プタ密度が１×1014cm-3程度のp-−GaAs層、第２の半導
体層23として有効ドナー密度５×1017cm-3、厚さ約600
Åのｎ型Ga0.7Al0.3As層、p+薄層24として有効アクセプ
タ密度１×1019cm-3、厚さ約100Åのｐ型Ga0.7Al0.3As
を用いてノーマリオフ型電界効果型装置を構成する。第
７図(a)，(b)は、この場合の熱平衡状態におけるエネル
ギバンド状態図であり、(a)は第６図中Ｃ−Ｃ′線（ゲ
ート部）に沿ったものであり、(b)は同じく第６図中Ｄ
−Ｄ′線（ゲート−ソース間）に沿ったものである。ま
た第８図はゲートに正電圧を印加してｎチャンネル29を
形成した場合の第６図中Ｃ−Ｃ′線に沿ったエネルギー
バンド状態図を示す。ここでEF′は擬フェルミレベルで
ある。すなわち、熱平衡状態では、ゲート下のｎ型GaAl
As層23は、p+層24とのｐ−ｎ接合の拡散電位差のみによ
って完全に空乏化し、ｎ−GaAlAs/GaAs界面のGaAs 22側
には電子が蓄積されずｎチャンネルが形成されていな
い。ここでゲート25に正電圧を印加すると、該空乏化し
たｎ型GaAlAs層23を介した容量結合により電子がヘテロ
界面に誘起、ｎチャンネル29が形成されて電流が流れる
わけである。この本発明の装置と第１図ないし第３図の
従来例とを比較すると、ショットキ障壁のビルトイン電
位差（Ｂuilt-in Ｐotential）よりｐ−ｎ接合の拡散電
位差（Ｄiffusion Ｐotential）のほうが大きいので、
ｎ−GaAlAs層23のドーピングレベルよりp+−GaAlAs層24
のドーピングレベルを大きくして専らｎ層側に空乏層が
伸びる条件にしてやれば、本発明の電界効果型装置のほ
うが従来例よりｎ型GaAlAs層の厚さおよびドナー密度を
大きくすることができる。かかるp+薄層24のドーピング
レベルの目安は、ｎ型層23のドーピングレベルの5倍以
上である。この時ｎ層側に伸びる空乏層の厚さはp+層側
の厚さの約5倍以上となるからである。
板、第１の半導体層22として数μｍの厚さの有効アクセ
プタ密度が１×1014cm-3程度のp-−GaAs層、第２の半導
体層23として有効ドナー密度５×1017cm-3、厚さ約600
Åのｎ型Ga0.7Al0.3As層、p+薄層24として有効アクセプ
タ密度１×1019cm-3、厚さ約100Åのｐ型Ga0.7Al0.3As
を用いてノーマリオフ型電界効果型装置を構成する。第
７図(a)，(b)は、この場合の熱平衡状態におけるエネル
ギバンド状態図であり、(a)は第６図中Ｃ−Ｃ′線（ゲ
ート部）に沿ったものであり、(b)は同じく第６図中Ｄ
−Ｄ′線（ゲート−ソース間）に沿ったものである。ま
た第８図はゲートに正電圧を印加してｎチャンネル29を
形成した場合の第６図中Ｃ−Ｃ′線に沿ったエネルギー
バンド状態図を示す。ここでEF′は擬フェルミレベルで
ある。すなわち、熱平衡状態では、ゲート下のｎ型GaAl
As層23は、p+層24とのｐ−ｎ接合の拡散電位差のみによ
って完全に空乏化し、ｎ−GaAlAs/GaAs界面のGaAs 22側
には電子が蓄積されずｎチャンネルが形成されていな
い。ここでゲート25に正電圧を印加すると、該空乏化し
たｎ型GaAlAs層23を介した容量結合により電子がヘテロ
界面に誘起、ｎチャンネル29が形成されて電流が流れる
わけである。この本発明の装置と第１図ないし第３図の
従来例とを比較すると、ショットキ障壁のビルトイン電
位差（Ｂuilt-in Ｐotential）よりｐ−ｎ接合の拡散電
位差（Ｄiffusion Ｐotential）のほうが大きいので、
ｎ−GaAlAs層23のドーピングレベルよりp+−GaAlAs層24
のドーピングレベルを大きくして専らｎ層側に空乏層が
伸びる条件にしてやれば、本発明の電界効果型装置のほ
うが従来例よりｎ型GaAlAs層の厚さおよびドナー密度を
大きくすることができる。かかるp+薄層24のドーピング
レベルの目安は、ｎ型層23のドーピングレベルの5倍以
上である。この時ｎ層側に伸びる空乏層の厚さはp+層側
の厚さの約5倍以上となるからである。
したがって、ゲート領域外において、従来例におけるｎ
−GaAlAsの表面空乏層によるGaAs層側の電子蓄積量の減
少、ソース抵抗の増大は解消され、本発明の装置では多
くの電子が蓄積され、小さなソース抵抗がもたらされ
る。またp+層24は、若干ながらp+側にも伸びる空乏層の
厚さより厚いことが望ましいが、上記例のように高濃度
ドープの場合にはこの厚さは極めて薄く、プレーナ型構
造と同等の構造が実現できるのは明らかであろう。
−GaAlAsの表面空乏層によるGaAs層側の電子蓄積量の減
少、ソース抵抗の増大は解消され、本発明の装置では多
くの電子が蓄積され、小さなソース抵抗がもたらされ
る。またp+層24は、若干ながらp+側にも伸びる空乏層の
厚さより厚いことが望ましいが、上記例のように高濃度
ドープの場合にはこの厚さは極めて薄く、プレーナ型構
造と同等の構造が実現できるのは明らかであろう。
ここで具体的数値をもって第１図ないし第３図の従来例
と上記本発明の実施例との比較をする。従来例として、
上記本発明の例と同様に、第１図中12の層として有効ア
クセプタ密度１×1014cm-3程度のp-−GaAs層、層13とし
て有効ドナー密度５×1017cm-3のｎ型のGa0.7Al0.3Asを
用いる。またショットキ型ゲートのバリア高さを0.8e
V、ゲート外のｎ−GaAlAs層13および本発明の層23の表
面電位を−0.4Ｖとする。また半導体各層の界面は理想
的に急峻に形成されているものとする。さて従来例にお
いて、ノーマリオフ型装置におけるｎ−GaAlAs層13の厚
さは約350Åであり、表面電位が−0.4Ｖであるゲート外
のｎ−GaAlAs/GaAs界面に蓄積される電子の面密度は約
７×1011cm-2である。一方本発明において、同様なしき
い値電圧のノーマリオフ型装置では、ｎ−GaAlAs層23の
厚さは約600Åと厚くでき、したがってゲート外のヘテ
ロ界面に蓄積される電子の面密度は約1.4×1012cm
-2と、従来例の約２倍とはるかに大きくなり、したがっ
てソース抵抗を大きく低減できる。またこの本発明例に
おいて、ｎ型GaAlAs層23の有効ドナー密度を１×1018cm
-3に上げても該層の厚さは約400Åといまだ厚く、この
ときゲート外のヘテロ界面に蓄積される電子の面密度は
約２×1012cm-2とさらに抵抗が小さくなる。この抵抗の
低減化の割合は、ｎ−GaAlAs層の表面電位が一側い大き
くなる程大きくなることは明らかであろう。なぜならば
従来例においてｎ−GaAlAs層の表面電位がゲート下と同
じになれば、ソース抵抗が無限大となるのに対し、本発
明ではいまだ約１×1012cm-3と充分多量の電子が蓄積さ
れているからである。また本発明においてはチャンネル
の電子に対するゲート電極側の障壁の高さは約1.8eVで
あり、従来例のショットキ型ゲートの場合の２倍程度
と、はるかに高いことも明らかであろう。
と上記本発明の実施例との比較をする。従来例として、
上記本発明の例と同様に、第１図中12の層として有効ア
クセプタ密度１×1014cm-3程度のp-−GaAs層、層13とし
て有効ドナー密度５×1017cm-3のｎ型のGa0.7Al0.3Asを
用いる。またショットキ型ゲートのバリア高さを0.8e
V、ゲート外のｎ−GaAlAs層13および本発明の層23の表
面電位を−0.4Ｖとする。また半導体各層の界面は理想
的に急峻に形成されているものとする。さて従来例にお
いて、ノーマリオフ型装置におけるｎ−GaAlAs層13の厚
さは約350Åであり、表面電位が−0.4Ｖであるゲート外
のｎ−GaAlAs/GaAs界面に蓄積される電子の面密度は約
７×1011cm-2である。一方本発明において、同様なしき
い値電圧のノーマリオフ型装置では、ｎ−GaAlAs層23の
厚さは約600Åと厚くでき、したがってゲート外のヘテ
ロ界面に蓄積される電子の面密度は約1.4×1012cm
-2と、従来例の約２倍とはるかに大きくなり、したがっ
てソース抵抗を大きく低減できる。またこの本発明例に
おいて、ｎ型GaAlAs層23の有効ドナー密度を１×1018cm
-3に上げても該層の厚さは約400Åといまだ厚く、この
ときゲート外のヘテロ界面に蓄積される電子の面密度は
約２×1012cm-2とさらに抵抗が小さくなる。この抵抗の
低減化の割合は、ｎ−GaAlAs層の表面電位が一側い大き
くなる程大きくなることは明らかであろう。なぜならば
従来例においてｎ−GaAlAs層の表面電位がゲート下と同
じになれば、ソース抵抗が無限大となるのに対し、本発
明ではいまだ約１×1012cm-3と充分多量の電子が蓄積さ
れているからである。また本発明においてはチャンネル
の電子に対するゲート電極側の障壁の高さは約1.8eVで
あり、従来例のショットキ型ゲートの場合の２倍程度
と、はるかに高いことも明らかであろう。
本発明の他の実施例は、上記第１の実施例におけるp+薄
層24としてのp+−Ga0.7Al0.3As層に代えて、p+−GaAs層
を用いたものである。該p+−GaAs層のアクセプタ密度、
厚さとして第１の実施例と同じ値を用いると、第７図
(a)の熱平衡状態のエネルギーバンド状態図に相対する
ものは、本例では第９図となり、ゲートの障壁の高さが
若干減ずるが、ゲート外のｎ−GaAlAs/GaAsヘテロ界面
に蓄積される電子の面密度等基本動作は第１の例と同等
である。
層24としてのp+−Ga0.7Al0.3As層に代えて、p+−GaAs層
を用いたものである。該p+−GaAs層のアクセプタ密度、
厚さとして第１の実施例と同じ値を用いると、第７図
(a)の熱平衡状態のエネルギーバンド状態図に相対する
ものは、本例では第９図となり、ゲートの障壁の高さが
若干減ずるが、ゲート外のｎ−GaAlAs/GaAsヘテロ界面
に蓄積される電子の面密度等基本動作は第１の例と同等
である。
さて、上記本発明の半導体装置の基本的製造工程は第10
図を参照して次のようである。半絶縁性GaAs基板21上に
高純度GaAs層22、ｎ−GaAlAs層23、p+−GaAlAsあるいは
p+−GaAs層24を連続的に、例えば分子線エピタキシャル
法によって成長する（第10図(a)）。ゲート電極25を例
えばAl膜を被着、エッチングあるいはリフトオフによっ
て形成する（第10図(b)）。ソース電極26およびドレイ
ン電極27を、例えばNi/Au-Geを被着、合金化によって形
成する（第10図(c)）。次いでゲート−ソース間および
ゲート−ドレイン間のp+層24をエッチング除去する（第
10図(d)）工程で成る。ただしソース、ドレイン電極形
成の工程は必ずしも上記工程順に限ることなく全半導体
層成長後ならいつでも良い。また前記p+層24のエッチン
グに際しては、ゲート電極をエッチングのマスクとして
使うことができ、特別なマスク工程の不要な自己整合に
よって行なわれる。またこのエッチングをゲート、ソー
スおよびドレイン電極のうち、２端子あるいは３端子の
電流電圧特性を測定しながら行うことができる。すなわ
ちソース抵抗が最小となるエッチング量を容易に決定で
きることである。さらにp+層24とｎ−GaAlAs層23のエッ
チング選択比の大きいエッチング液でp+層24を専らエッ
チングし、さらにサイドエッチングを行えば、第10図
(e)のように実効ゲート長の短い装置を容易に製造でき
ることである。このとき例えばp+層24にp+−GaAsを用い
た場合、アルカリ性のKI3，KIおよびKOH水溶液から成る
GaAlAsに対するGaAsのエッチング速度比の大きいエッチ
ング液を用いれば良い。さらに本発明の半導体装置は、
熱処理によるp+層24のアクセプタ不純物のｎ−GaAlAs層
23への拡散によってしきい値電圧を制御できる。すなわ
ち、p+層のアクセプタ不純物としてBe，Ｚｎ等を用いる
と、これ等のアクセプタ不純物の拡散はｎ−GaAlAs層の
ドナー不純物（例えばSiが代表的である）よりもはるか
に低温で、例えば600℃程度で拡散できるので、ｎ−GaA
lAs層23と高純度GaAs層22のヘテロ接合に影響を与える
ことなく、p+層24とｎ−GaAlAs層23のｐ−ｎ接合位置を
ｎ−GaAlAs層側に移動させることができ、しきい値電圧
を＋側にシフトすることができるのである。なお本工程
は、上記第10図(a)から(e)に示した工程中何時でも可能
であり、例えば第10図(d)に示した工程後に行った場合
には、本工程後の構造は第10図(f)となる。またこのと
きには特性を測定しながら拡散を行えるので、しきい値
電圧の制御上有利である。
図を参照して次のようである。半絶縁性GaAs基板21上に
高純度GaAs層22、ｎ−GaAlAs層23、p+−GaAlAsあるいは
p+−GaAs層24を連続的に、例えば分子線エピタキシャル
法によって成長する（第10図(a)）。ゲート電極25を例
えばAl膜を被着、エッチングあるいはリフトオフによっ
て形成する（第10図(b)）。ソース電極26およびドレイ
ン電極27を、例えばNi/Au-Geを被着、合金化によって形
成する（第10図(c)）。次いでゲート−ソース間および
ゲート−ドレイン間のp+層24をエッチング除去する（第
10図(d)）工程で成る。ただしソース、ドレイン電極形
成の工程は必ずしも上記工程順に限ることなく全半導体
層成長後ならいつでも良い。また前記p+層24のエッチン
グに際しては、ゲート電極をエッチングのマスクとして
使うことができ、特別なマスク工程の不要な自己整合に
よって行なわれる。またこのエッチングをゲート、ソー
スおよびドレイン電極のうち、２端子あるいは３端子の
電流電圧特性を測定しながら行うことができる。すなわ
ちソース抵抗が最小となるエッチング量を容易に決定で
きることである。さらにp+層24とｎ−GaAlAs層23のエッ
チング選択比の大きいエッチング液でp+層24を専らエッ
チングし、さらにサイドエッチングを行えば、第10図
(e)のように実効ゲート長の短い装置を容易に製造でき
ることである。このとき例えばp+層24にp+−GaAsを用い
た場合、アルカリ性のKI3，KIおよびKOH水溶液から成る
GaAlAsに対するGaAsのエッチング速度比の大きいエッチ
ング液を用いれば良い。さらに本発明の半導体装置は、
熱処理によるp+層24のアクセプタ不純物のｎ−GaAlAs層
23への拡散によってしきい値電圧を制御できる。すなわ
ち、p+層のアクセプタ不純物としてBe，Ｚｎ等を用いる
と、これ等のアクセプタ不純物の拡散はｎ−GaAlAs層の
ドナー不純物（例えばSiが代表的である）よりもはるか
に低温で、例えば600℃程度で拡散できるので、ｎ−GaA
lAs層23と高純度GaAs層22のヘテロ接合に影響を与える
ことなく、p+層24とｎ−GaAlAs層23のｐ−ｎ接合位置を
ｎ−GaAlAs層側に移動させることができ、しきい値電圧
を＋側にシフトすることができるのである。なお本工程
は、上記第10図(a)から(e)に示した工程中何時でも可能
であり、例えば第10図(d)に示した工程後に行った場合
には、本工程後の構造は第10図(f)となる。またこのと
きには特性を測定しながら拡散を行えるので、しきい値
電圧の制御上有利である。
以上本発明の半導体装置およびその製造方法の基本につ
いて述べたが、本発明の変形構造は他にも種々考えられ
る。第11図はその一例であり、この例ではチャンネルの
電子を効率良く供給しかつ収集するために、ソースおよ
びドレイン領域にn+領域30および31が形成されたもので
ある。また第12図も本発明の他の例であり、この例で
は、第２図の半導体層23（前記実施例ではｎ−GaAlAs
層）の外側に、別の半導体のn+層、例えばn+−GaAs層を
32を設けたものである。この層は、GaAlAsが酸化するの
を防ぐこと、およびソース抵抗をさらに低減することを
目的とするが、明確な層をなさず例えばｎ−GaAlAs層が
表面に向かってGaAlAsから漸次GaAsへと変化している状
態でも良い。また第２の半導体層23の第１の半導体層21
に接した部分をアンドープにして移動度をさらに高める
ことも当然考えられる。
いて述べたが、本発明の変形構造は他にも種々考えられ
る。第11図はその一例であり、この例ではチャンネルの
電子を効率良く供給しかつ収集するために、ソースおよ
びドレイン領域にn+領域30および31が形成されたもので
ある。また第12図も本発明の他の例であり、この例で
は、第２図の半導体層23（前記実施例ではｎ−GaAlAs
層）の外側に、別の半導体のn+層、例えばn+−GaAs層を
32を設けたものである。この層は、GaAlAsが酸化するの
を防ぐこと、およびソース抵抗をさらに低減することを
目的とするが、明確な層をなさず例えばｎ−GaAlAs層が
表面に向かってGaAlAsから漸次GaAsへと変化している状
態でも良い。また第２の半導体層23の第１の半導体層21
に接した部分をアンドープにして移動度をさらに高める
ことも当然考えられる。
なお、以上においては、電子をキャリアとする、すなわ
ちｎ−チャンネルの半導体装置について説明した。キャ
リアが正孔、すなわちｐ−チャンネルの半導体装置につ
いても同様に考えられる。この場合、本発明の半導体装
置は、高抵抗基板上に高純度あるいはｎ型低不純物密度
の第１の半導体層22′該第１の半導体層より電子親和力
とバンドギャップの和の大きい第２の半導体のｐ型層2
3′が積載され、ゲート電極25′はさらにn+薄層24′を
介して前記ｐ型層23′上に設けられ、ゲート電極の両側
にソース電極とドレイン電極が配置されたものである。
なお、第７図(a)に対応する熱平衡状態におけるゲート
部のエネルギーバンド状態図は第13図であり、ゲート部
では前記ｐ型層23′の全て空乏化し、この空乏化した半
導体層の容量結合によってトランジスタ動作が行われ
る。ここで、第１の半導体としてGe、第２の半導体とし
てGaAsを用いることができる。
ちｎ−チャンネルの半導体装置について説明した。キャ
リアが正孔、すなわちｐ−チャンネルの半導体装置につ
いても同様に考えられる。この場合、本発明の半導体装
置は、高抵抗基板上に高純度あるいはｎ型低不純物密度
の第１の半導体層22′該第１の半導体層より電子親和力
とバンドギャップの和の大きい第２の半導体のｐ型層2
3′が積載され、ゲート電極25′はさらにn+薄層24′を
介して前記ｐ型層23′上に設けられ、ゲート電極の両側
にソース電極とドレイン電極が配置されたものである。
なお、第７図(a)に対応する熱平衡状態におけるゲート
部のエネルギーバンド状態図は第13図であり、ゲート部
では前記ｐ型層23′の全て空乏化し、この空乏化した半
導体層の容量結合によってトランジスタ動作が行われ
る。ここで、第１の半導体としてGe、第２の半導体とし
てGaAsを用いることができる。
第１図は空乏化したｎ型半導体層を介して電荷を誘起し
て動作する電界効果型半導体装置の従来例で、第２図お
よび第３図は第１図中Ａ−Ａ′およびＢ−Ｂ′線に沿う
熱平衡状態におけるエネルギーバンドダイヤグラムであ
る。第４図および第５図は従来例においてソース抵抗を
低減するために用いられた構造を示すものである。ここ
で、11：高抵抗基板、12：高純度GaAs層、13：ｎ−GaAl
As層、14：ショットキ型のゲート電極、15：ソース電
極、16：ドレイン電極、17：ゲート外の電子蓄積層、1
8：n+−GaAs層、Ef：フェルミレベル、Ec：伝導帯下
端、Ev：価電子帯上端である。第６図は本発明の半導体
装置の構造を示す断面図で、第７図(a)および(b)は第６
図中Ｃ−Ｃ′線、Ｄ−Ｄ′線に沿う熱平衡状態における
エネルギーバンド状態図である。第８図はゲートに正電
圧を印加した時の第６図中Ｃ−Ｃ′線に沿うエネルギー
バンド状態図である。第９図は本発明の他の実施例を示
す熱平衡状態でのゲート部のエネルギーバンド状態図で
ある。第10図は本発明の半導体装置の製造工程を示す図
である。第11図および第12図は本発明の半導体装置の他
の例である。ここで、21：高抵抗基板、22：高純度ある
いはp-の第１の半導体層、23：ｎ型の第２の半導体層、
24：p+層、25：ゲート電極、26：ソース電極、27：ドレ
イン電極、28：ゲート外の電子蓄積層、29：ｎ−チャン
ネル、30および31：n+領域、32：n+層、Ef′：擬フェル
ミレベルである。第13図はｐ−チャンネルの本発明の半
導体装置の熱平衡状態でのゲート部のエネルギーバンド
状態図であり、22′：高純度の第１の半導体層、23′：
ｐ型の第２の半導体層、24′：n+層、25′：ゲート電極
である。
て動作する電界効果型半導体装置の従来例で、第２図お
よび第３図は第１図中Ａ−Ａ′およびＢ−Ｂ′線に沿う
熱平衡状態におけるエネルギーバンドダイヤグラムであ
る。第４図および第５図は従来例においてソース抵抗を
低減するために用いられた構造を示すものである。ここ
で、11：高抵抗基板、12：高純度GaAs層、13：ｎ−GaAl
As層、14：ショットキ型のゲート電極、15：ソース電
極、16：ドレイン電極、17：ゲート外の電子蓄積層、1
8：n+−GaAs層、Ef：フェルミレベル、Ec：伝導帯下
端、Ev：価電子帯上端である。第６図は本発明の半導体
装置の構造を示す断面図で、第７図(a)および(b)は第６
図中Ｃ−Ｃ′線、Ｄ−Ｄ′線に沿う熱平衡状態における
エネルギーバンド状態図である。第８図はゲートに正電
圧を印加した時の第６図中Ｃ−Ｃ′線に沿うエネルギー
バンド状態図である。第９図は本発明の他の実施例を示
す熱平衡状態でのゲート部のエネルギーバンド状態図で
ある。第10図は本発明の半導体装置の製造工程を示す図
である。第11図および第12図は本発明の半導体装置の他
の例である。ここで、21：高抵抗基板、22：高純度ある
いはp-の第１の半導体層、23：ｎ型の第２の半導体層、
24：p+層、25：ゲート電極、26：ソース電極、27：ドレ
イン電極、28：ゲート外の電子蓄積層、29：ｎ−チャン
ネル、30および31：n+領域、32：n+層、Ef′：擬フェル
ミレベルである。第13図はｐ−チャンネルの本発明の半
導体装置の熱平衡状態でのゲート部のエネルギーバンド
状態図であり、22′：高純度の第１の半導体層、23′：
ｐ型の第２の半導体層、24′：n+層、25′：ゲート電極
である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (2)
- 【請求項１】高抵抗基板上の、高純度あるいはp型低不
純物密度の第1の半導体層上に該第1の半導体より電子親
和力の小さい第2の半導体のn型層が積層されてなり、ゲ
ート電極が前記n型層上に設けられたp+薄層を介して設
けられていると共に、該ゲート電極の両側にソース電極
とドレイン電極が半導体層の面内方向で離間されて配置
され、ゲート部を構成する前記n型がp+層との拡散電位
差によって全て空乏化し、かつゲートとソースおよびゲ
ートとドレインとの間において、前記第2の半導体のn型
層が第1の半導体層との界面で電子親和力差によって空
乏化し、それに対応して第1の半導体層に電子チャンネ
ルが形成されていることを特徴とするノーマリオフ型半
導体装置。 - 【請求項２】高抵抗基板上の、高純度あるいはn型低不
純物密度の第1の半導体層上に該第1の半導体より電子親
和力とバンドギャップの和の大きい第2の半導体のp型層
が積層されてなり、ゲート電極が前記p型層上に設けら
れたn+薄層を介して設けられていると共に、該ゲート電
極の両側にソース電極とドレイン電極が半導体層の面内
方向で離間されて配置され、ゲート部を構成する前記p
型層がn+薄層との拡散電位差によって全て空乏化し、か
つゲートとソースおよびゲートとドレインとの間におい
て、前記第2の半導体のp型層が第1の半導体層との界面
で電子親和力とバンドギャップの和の大きさの差によっ
て空乏化し、それに対応して第1の半導体層に正孔チャ
ンネルが形成されていることを特徴とするノーマリオフ
型半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132609A JPH0624208B2 (ja) | 1982-07-29 | 1982-07-29 | 半導体装置 |
| DE8383107446T DE3367702D1 (en) | 1982-07-29 | 1983-07-28 | High speed field-effect transistor employing heterojunction |
| EP83107446A EP0100529B1 (en) | 1982-07-29 | 1983-07-28 | High speed field-effect transistor employing heterojunction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57132609A JPH0624208B2 (ja) | 1982-07-29 | 1982-07-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5922367A JPS5922367A (ja) | 1984-02-04 |
| JPH0624208B2 true JPH0624208B2 (ja) | 1994-03-30 |
Family
ID=15085328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57132609A Expired - Lifetime JPH0624208B2 (ja) | 1982-07-29 | 1982-07-29 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0100529B1 (ja) |
| JP (1) | JPH0624208B2 (ja) |
| DE (1) | DE3367702D1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178776A (ja) * | 1983-03-29 | 1984-10-11 | Fujitsu Ltd | 半導体装置 |
| JPS6010785A (ja) * | 1983-06-30 | 1985-01-19 | Fujitsu Ltd | 電界効果トランジスタおよびその製造方法 |
| JPS60176275A (ja) * | 1984-02-22 | 1985-09-10 | Nec Corp | 集積型半導体装置 |
| JPS60210879A (ja) * | 1984-04-03 | 1985-10-23 | Nec Corp | 電界効果トランジスタ |
| US4582690A (en) * | 1984-08-06 | 1986-04-15 | University Of Waterloo | Oxidation of polythionates |
| JPS61176161A (ja) * | 1985-01-31 | 1986-08-07 | Nec Corp | ヘテロゲ−ト電界効果トランジスタ |
| CH662000A5 (fr) * | 1985-02-05 | 1987-08-31 | Lem Sa | Transformateur d'intensite pour courant continu et alternatif. |
| JPH0714056B2 (ja) * | 1985-04-05 | 1995-02-15 | 日本電気株式会社 | 半導体装置 |
| JPH0216102Y2 (ja) * | 1985-05-17 | 1990-05-01 | ||
| US4689869A (en) * | 1986-04-07 | 1987-09-01 | International Business Machines Corporation | Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length |
| JPH084138B2 (ja) * | 1986-05-23 | 1996-01-17 | 日本電気株式会社 | 半導体装置 |
| US4827320A (en) * | 1986-09-19 | 1989-05-02 | University Of Illinois | Semiconductor device with strained InGaAs layer |
| DE3639433A1 (de) * | 1986-11-18 | 1988-05-26 | Licentia Gmbh | Halbleiteranordnung |
| JP4744109B2 (ja) | 2004-07-20 | 2011-08-10 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| JP6096523B2 (ja) * | 2013-02-01 | 2017-03-15 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| CN103904111B (zh) * | 2014-01-20 | 2017-01-04 | 西安电子科技大学 | 基于增强型AlGaN/GaN HEMT器件结构及其制作方法 |
| JP6185508B2 (ja) * | 2015-04-30 | 2017-08-23 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| WO2018181237A1 (ja) * | 2017-03-31 | 2018-10-04 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2386903A1 (fr) * | 1977-04-08 | 1978-11-03 | Thomson Csf | Transistor a effet de champ sur support a grande bande interdite |
| DE2913068A1 (de) * | 1979-04-02 | 1980-10-23 | Max Planck Gesellschaft | Heterostruktur-halbleiterkoerper und verwendung hierfuer |
| DE3279795D1 (en) * | 1981-04-23 | 1989-08-03 | Fujitsu Ltd | High electron mobility semiconductor device |
| JPS58147169A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 高電子移動度トランジスタの製造方法 |
-
1982
- 1982-07-29 JP JP57132609A patent/JPH0624208B2/ja not_active Expired - Lifetime
-
1983
- 1983-07-28 DE DE8383107446T patent/DE3367702D1/de not_active Expired
- 1983-07-28 EP EP83107446A patent/EP0100529B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0100529A1 (en) | 1984-02-15 |
| DE3367702D1 (en) | 1987-01-02 |
| JPS5922367A (ja) | 1984-02-04 |
| EP0100529B1 (en) | 1986-11-12 |
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