JPH04207233A - ダイバーシチ受信回路 - Google Patents
ダイバーシチ受信回路Info
- Publication number
- JPH04207233A JPH04207233A JP2332376A JP33237690A JPH04207233A JP H04207233 A JPH04207233 A JP H04207233A JP 2332376 A JP2332376 A JP 2332376A JP 33237690 A JP33237690 A JP 33237690A JP H04207233 A JPH04207233 A JP H04207233A
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- JP
- Japan
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- low
- control signal
- diversity
- switching
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- Radio Transmission System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、移動体通信に特有なフェージングを克服する
手段であるダイバーシチ受信回路に関するものである。
手段であるダイバーシチ受信回路に関するものである。
従来の技術
移動体通信に特有なフェージングを克服する手段として
、検波後選択ダイバーソチ受信回路か広く用いられてお
り、例えば、昭和５７年電子情報通信学会通信方式研究
会資料Ｃ３８２−７なとに記載されている構成か知られ
ている。
、検波後選択ダイバーソチ受信回路か広く用いられてお
り、例えば、昭和５７年電子情報通信学会通信方式研究
会資料Ｃ３８２−７なとに記載されている構成か知られ
ている。
以下第４図を参照して、従来のグイバーンチ受信回路に
ついて説明する。
ついて説明する。
第４図において、１は高周波入力端子、２は低雑音増幅
器、３は第１混合器、４は第１局部発振器、５は第１Ｉ
ＦＢＰＦ、５は第１ＩＦ増幅器、７は第２混合器、８は
第２局部発振器、９は第２ＩＦＢＰＦ、１０は第２ＩＰ
増幅器、１１はリミッタ、１２はディスクリミネータ、
１３は切替制御器、１４は復調出力端子である。
器、３は第１混合器、４は第１局部発振器、５は第１Ｉ
ＦＢＰＦ、５は第１ＩＦ増幅器、７は第２混合器、８は
第２局部発振器、９は第２ＩＦＢＰＦ、１０は第２ＩＰ
増幅器、１１はリミッタ、１２はディスクリミネータ、
１３は切替制御器、１４は復調出力端子である。
高周波入力端子１から入力された高周波信号は、低雑音
増幅器２、第１混合器３から構成されるフロントエンド
と第１１ＦＢＰＦ５以降のＩＦ・復調部から成る２系統
のダブルス−パーヘテロダイン受信機により復調される
。
増幅器２、第１混合器３から構成されるフロントエンド
と第１１ＦＢＰＦ５以降のＩＦ・復調部から成る２系統
のダブルス−パーヘテロダイン受信機により復調される
。
移動体通信に特有なフェージングにより生しる受信電界
の急激な落ち込みは、受信Ｓ／Ｎの劣化をもたらすか、
この検波後選択ダイバーシチ受信回路では、切替制御器
１３に入力される第２ＩＦ出力のレベルの大小により、
ブランチ切替を行い、レベルの高い方の復調出力を選択
して、復調端子１４より出力することで、受信Ｓ／Ｈの
劣化を救済している。
の急激な落ち込みは、受信Ｓ／Ｎの劣化をもたらすか、
この検波後選択ダイバーシチ受信回路では、切替制御器
１３に入力される第２ＩＦ出力のレベルの大小により、
ブランチ切替を行い、レベルの高い方の復調出力を選択
して、復調端子１４より出力することで、受信Ｓ／Ｈの
劣化を救済している。
発明か解決しようとする課題
しかし、以上のような構成では、フェージングによる受
信電界の急激な落ち込みによる受信Ｓ／Ｎの劣化は軽減
されるが、受信回路か２系統必要で、回路規模が大きく
なるとともに消費電流も倍増する。
信電界の急激な落ち込みによる受信Ｓ／Ｎの劣化は軽減
されるが、受信回路か２系統必要で、回路規模が大きく
なるとともに消費電流も倍増する。
本発明は、従来技術の以上のような課題を解決するもの
で、回路規模が小さく、消費電流も少ないダイバーシチ
受信回路を提供することを目的とするものである。
で、回路規模が小さく、消費電流も少ないダイバーシチ
受信回路を提供することを目的とするものである。
課題を解決するための手段
本発明は、受信機フロントエンド部に設けた複数の増幅
器群を、ダイバーシチ切替制御信号に応じて、１つの増
幅器のみを動作させるようにスイッチング機能を持たせ
ることで、受信感度、直線性が良好で、回路規模を大幅
に削減し、消費電流の低減を図ったダイバーシチ受信回
路を提供するという目的を達成するものである。
器群を、ダイバーシチ切替制御信号に応じて、１つの増
幅器のみを動作させるようにスイッチング機能を持たせ
ることで、受信感度、直線性が良好で、回路規模を大幅
に削減し、消費電流の低減を図ったダイバーシチ受信回
路を提供するという目的を達成するものである。
作用
本発明は、受信機の性能を制するフロントエンド部の低
雑音増幅器をダイバーシチブランチ数に対応じて複数個
設け、前記複数の低雑音増幅器をグイバーンチ切替制御
信号に応じて、低雑音増幅器群のうち１つの増幅器のみ
を動作させ、他は非動作状態にするように低雑音増幅器
群にバイアス電圧を印加することで、受信感度を落とさ
ず、回路規模を大幅に削減し、消費電流の低減を図った
ダイバーシチ受信回路を実現している。
雑音増幅器をダイバーシチブランチ数に対応じて複数個
設け、前記複数の低雑音増幅器をグイバーンチ切替制御
信号に応じて、低雑音増幅器群のうち１つの増幅器のみ
を動作させ、他は非動作状態にするように低雑音増幅器
群にバイアス電圧を印加することで、受信感度を落とさ
ず、回路規模を大幅に削減し、消費電流の低減を図った
ダイバーシチ受信回路を実現している。
以上本発明は、受信機の低雑音増幅器をダイバーシチブ
ランチ数に対応じて複数個設け、切替制御信号に応じて
、低雑音増幅器群のうち１つのみを動作させるようにス
イッチング機能を持たせることで、受信感度、直線性が
良好で、回路規模を大幅に削減し、消費電流の低減を図
ったダイバーシチ受信回路を実現するものである。
ランチ数に対応じて複数個設け、切替制御信号に応じて
、低雑音増幅器群のうち１つのみを動作させるようにス
イッチング機能を持たせることで、受信感度、直線性が
良好で、回路規模を大幅に削減し、消費電流の低減を図
ったダイバーシチ受信回路を実現するものである。
実施例
以下、図面を参照しながら本発明の第１の実施例につい
て説明する。
て説明する。
第１図は、本発明の第１の実施例におけるダイバーシチ
受信回路を示すブロック図である。第１図において、２
０はスイッチング機能を有する低雑音増幅器、２１はバ
イアス電圧発生回路、２２は切替制御信号端子である。
受信回路を示すブロック図である。第１図において、２
０はスイッチング機能を有する低雑音増幅器、２１はバ
イアス電圧発生回路、２２は切替制御信号端子である。
第４図と同一の番号を付したものは、第４図と同様の働
きをするものである。
きをするものである。
以上のような構成において、以下その動作について説明
する。高周波入力端子１から入力された高周波信号は、
スイッチング機能を有する低雑音増幅器２０、第１混合
器３から構成されるフロントエンドと第１ＩＦＢＰＦ５
以降のＩＰ・復調部から成るダブルス−パーヘテロゲイ
ン受信機により復調される。
する。高周波入力端子１から入力された高周波信号は、
スイッチング機能を有する低雑音増幅器２０、第１混合
器３から構成されるフロントエンドと第１ＩＦＢＰＦ５
以降のＩＰ・復調部から成るダブルス−パーヘテロゲイ
ン受信機により復調される。
フェージングにより生じる受信電界の急激な落込みに対
処するため、切替制御信号端子２２に入力される切替制
御信号は、周期的あるいは変更前の受信レベルと比較さ
れるなどして決定される。
処するため、切替制御信号端子２２に入力される切替制
御信号は、周期的あるいは変更前の受信レベルと比較さ
れるなどして決定される。
バイアス電圧発生回路２１は、これにともなってとちら
か一方の低雑音増幅器のみが動作するようにバイアス電
圧を発生し、この電圧がスイッチング機能を有する低雑
音増幅器２０に印加される。
か一方の低雑音増幅器のみが動作するようにバイアス電
圧を発生し、この電圧がスイッチング機能を有する低雑
音増幅器２０に印加される。
この構成では、ダイバーシチブランチ数に対応じて、ス
イッチング機能を有する低雑音増幅器を複数個設け、そ
れを切替制御信号によって切り替える構成をとることで
、ＩＦ・復調部を１系統とすることができ、回路規模、
消費電流の大幅低減を図ることができる。また、低雑音
増幅器にスイッチング機能を持たせることで、低雑音増
幅器の前段にスイッチ回路を挿入する構成に比べ、雑音
指数の劣化が少ないばかりか、低雑音増幅器の後段にス
イッチ回路を挿入する構成に比較しても、低歪な受信機
が実現可能である。
イッチング機能を有する低雑音増幅器を複数個設け、そ
れを切替制御信号によって切り替える構成をとることで
、ＩＦ・復調部を１系統とすることができ、回路規模、
消費電流の大幅低減を図ることができる。また、低雑音
増幅器にスイッチング機能を持たせることで、低雑音増
幅器の前段にスイッチ回路を挿入する構成に比べ、雑音
指数の劣化が少ないばかりか、低雑音増幅器の後段にス
イッチ回路を挿入する構成に比較しても、低歪な受信機
が実現可能である。
以上の説明から明らかなように、本実施例によれば、ダ
イバーシチブランチ数に対応じて、スイッチング機能を
有する低雑音増幅器を複数個設け、それを切替制御信号
によって切り替えるという構成をとることで、ＩＰ・復
調部を１系統にすることかでき、回路規模を大幅に削減
し、消費電流の低減を図ることかできる。また、低雑音
増幅器にスイッチング機能を持たせることで、低雑音増
幅器の前段にスイッチ回路を挿入する構成に比較して、
良好な雑音指数が得られるばかりか、低雑音増幅器の後
段にスイッチ回路を挿入する構成に比較しても、少ない
電流で低歪な受信機が実現可能である。
イバーシチブランチ数に対応じて、スイッチング機能を
有する低雑音増幅器を複数個設け、それを切替制御信号
によって切り替えるという構成をとることで、ＩＰ・復
調部を１系統にすることかでき、回路規模を大幅に削減
し、消費電流の低減を図ることかできる。また、低雑音
増幅器にスイッチング機能を持たせることで、低雑音増
幅器の前段にスイッチ回路を挿入する構成に比較して、
良好な雑音指数が得られるばかりか、低雑音増幅器の後
段にスイッチ回路を挿入する構成に比較しても、少ない
電流で低歪な受信機が実現可能である。
なお、以上の実施例では、復調回路にリミッタ・ディス
クリミネータ方式を用いたが、変復調方式には限定され
ないことは言うまでもない。
クリミネータ方式を用いたが、変復調方式には限定され
ないことは言うまでもない。
次に本発明の第２の実施例について説明する。
第２図は本発明の第２の実施例においてダイバーシチ受
信回路の主要部であるスイッチング機能を有する低雑音
増幅器を示す図である。第２図（ａｌは、電流制御回路
に３端子能動素子と抵抗からなる回路を用いたもの、同
図ｆｂｌは電流制御回路を抵抗のみで構成したものであ
る。３０は電源端子、３１〜３４はスイッチング用）く
イアス端子、３５〜３６は高周波入力端子、３７は出力
端子、３８は電流制御端子、４０〜４１は入力整合回路
、４２は出力整合回路、Ｑ１〜Ｑ２はスイッチング用ト
ランジスタ、Ｑ３〜Ｑ４は高周波増幅用トランジスタ、
Ｑ５は電流制御用トランジスタ、Ｃ１〜Ｃ３はバイアス
電圧供給用容量、Ｃ４はエミ・ツタ容量、Ｒ１は出力負
荷抵抗、Ｒ２−Ｒ６はバイアス電圧供給抵抗、Ｒ７−Ｒ
８は回路電流を決定する電流制御抵抗である。
信回路の主要部であるスイッチング機能を有する低雑音
増幅器を示す図である。第２図（ａｌは、電流制御回路
に３端子能動素子と抵抗からなる回路を用いたもの、同
図ｆｂｌは電流制御回路を抵抗のみで構成したものであ
る。３０は電源端子、３１〜３４はスイッチング用）く
イアス端子、３５〜３６は高周波入力端子、３７は出力
端子、３８は電流制御端子、４０〜４１は入力整合回路
、４２は出力整合回路、Ｑ１〜Ｑ２はスイッチング用ト
ランジスタ、Ｑ３〜Ｑ４は高周波増幅用トランジスタ、
Ｑ５は電流制御用トランジスタ、Ｃ１〜Ｃ３はバイアス
電圧供給用容量、Ｃ４はエミ・ツタ容量、Ｒ１は出力負
荷抵抗、Ｒ２−Ｒ６はバイアス電圧供給抵抗、Ｒ７−Ｒ
８は回路電流を決定する電流制御抵抗である。
上記構成において、以下その動作について説明する。回
路電流の制御は、同図ｆａｌでは電流制御端子３８に印
加される電圧、電流制御用トランジスタＱ５、電流制御
抵抗Ｒ７で、同図（ｂｌでは電流制御抵抗Ｒ８で行って
いる。同図［ｂ）では電流制御トランジスタでの電圧降
下がなく、同図ｆａ）に示した実施例に比べ、低い電源
電圧まで動作が可能になる。高周波入力端子３５〜３６
に入力された高周波信号は、入力整合回路４０〜４１を
経て、切替制御信号にともなって生成されるスイッチン
グ用バイアス電圧により、Ｑｌ、Ｑ３のトランジスタ対
あるいはＱ２、Ｑ４のトランジスタ対のいずれかが動作
、他方は非動作状態となる。即ち、高周波入力端子３５
〜３６に入力された高周波信号のうち、どちらかが選択
されて、出力整合回路４２を経由して出力端子３７から
出力される。バイアス電圧供給用容量０１〜Ｃ３、エミ
ッタ容量Ｃ４は、高周波接地を実現する容量である。
路電流の制御は、同図ｆａｌでは電流制御端子３８に印
加される電圧、電流制御用トランジスタＱ５、電流制御
抵抗Ｒ７で、同図（ｂｌでは電流制御抵抗Ｒ８で行って
いる。同図［ｂ）では電流制御トランジスタでの電圧降
下がなく、同図ｆａ）に示した実施例に比べ、低い電源
電圧まで動作が可能になる。高周波入力端子３５〜３６
に入力された高周波信号は、入力整合回路４０〜４１を
経て、切替制御信号にともなって生成されるスイッチン
グ用バイアス電圧により、Ｑｌ、Ｑ３のトランジスタ対
あるいはＱ２、Ｑ４のトランジスタ対のいずれかが動作
、他方は非動作状態となる。即ち、高周波入力端子３５
〜３６に入力された高周波信号のうち、どちらかが選択
されて、出力整合回路４２を経由して出力端子３７から
出力される。バイアス電圧供給用容量０１〜Ｃ３、エミ
ッタ容量Ｃ４は、高周波接地を実現する容量である。
以上の説明から明らかなように、本実施例によれば、ト
ランジスタを縦積みにし、切替制御信号により、どちら
か・一方のトランジスタ対のみを動作させるように、バ
イアス電圧を印加することで、ＩＦ・復調部を１系統と
することができ、回路規模を大幅に削減し、消費電流の
低減を図ることかできる。また、このように低雑音増幅
器にスイッチング機能を持たせることで、低雑音増幅器
の前段にスイッチ回路を挿入する構成に比へ、良好な雑
音指数が得られるばかりか、低雑音増幅器の後段にスイ
ッチ回路を挿入する構成と比較しても、少ない電流で低
歪な受信機が実現可能である。
ランジスタを縦積みにし、切替制御信号により、どちら
か・一方のトランジスタ対のみを動作させるように、バ
イアス電圧を印加することで、ＩＦ・復調部を１系統と
することができ、回路規模を大幅に削減し、消費電流の
低減を図ることかできる。また、このように低雑音増幅
器にスイッチング機能を持たせることで、低雑音増幅器
の前段にスイッチ回路を挿入する構成に比へ、良好な雑
音指数が得られるばかりか、低雑音増幅器の後段にスイ
ッチ回路を挿入する構成と比較しても、少ない電流で低
歪な受信機が実現可能である。
次に本発明の第３の実施例について説明する。
第３図は本発明の第３の実施例においてダイバーシチ受
信回路の主要部であるスイッチング機能を有する低雑音
増幅器を示す図である。第３図において、第２図と異な
る点は３端子能動素子に２ゲートＦＥＴを用いた点であ
る。Ｑ６〜Ｑ７は高周波増幅、スイッチング両機能を兼
ねた２ゲートＦＥＴである。第２図と同一の番号を付し
たものは、第２図と同様の働きをするものである。
信回路の主要部であるスイッチング機能を有する低雑音
増幅器を示す図である。第３図において、第２図と異な
る点は３端子能動素子に２ゲートＦＥＴを用いた点であ
る。Ｑ６〜Ｑ７は高周波増幅、スイッチング両機能を兼
ねた２ゲートＦＥＴである。第２図と同一の番号を付し
たものは、第２図と同様の働きをするものである。
上記構成において、以下その動作について説明する。３
端子能動素子に２ゲートＦＥＴを用い、第１ゲートに高
周波入力を、第２ゲートにバイアス電圧を印加すること
で、第２図に示したトランジスタを縦積みした構成と同
じ効果が、少ない素子で得られる。
端子能動素子に２ゲートＦＥＴを用い、第１ゲートに高
周波入力を、第２ゲートにバイアス電圧を印加すること
で、第２図に示したトランジスタを縦積みした構成と同
じ効果が、少ない素子で得られる。
以上本実施例によれば、少ない素子数で、低雑音増幅器
にスイッチング機能を設けることが可能で、受信感度、
直線性が良好で、回路規模を大幅に削減し、消費電流の
低減を図ったダイバーシチ受信回路を実現できる。
にスイッチング機能を設けることが可能で、受信感度、
直線性が良好で、回路規模を大幅に削減し、消費電流の
低減を図ったダイバーシチ受信回路を実現できる。
なお、以上の実施例ではダイバーシチブランチ数が２組
の例について示したか、Ｎは２以上の任意のＮ組の場合
にも適用できることは言うまでもない。
の例について示したか、Ｎは２以上の任意のＮ組の場合
にも適用できることは言うまでもない。
発明の効果
以上のように本発明は、ダイバーシチブランチ数に対応
じて、スイッチング機能を有する低雑音増幅器を複数個
設け、それを切替制御信号によって切替る構成をとるこ
とで、ＩＰ・復調部を１系統とすることができ、回路規
模を大幅に削減し、消費電流の低減を図ることかできる
。また、低雑音増幅器にスイッチング機能を持たせるこ
とで、低雑音増幅器の前段にスイッチ回路を挿入する構
成に比較して、良好な雑音指数が得られるばかりか、低
雑音増幅器の後段にスイッチ回路を挿入する構成に比較
しても、少ない電流で低歪な受信機が実現可能であり、
その工業的効果は大きい。
じて、スイッチング機能を有する低雑音増幅器を複数個
設け、それを切替制御信号によって切替る構成をとるこ
とで、ＩＰ・復調部を１系統とすることができ、回路規
模を大幅に削減し、消費電流の低減を図ることかできる
。また、低雑音増幅器にスイッチング機能を持たせるこ
とで、低雑音増幅器の前段にスイッチ回路を挿入する構
成に比較して、良好な雑音指数が得られるばかりか、低
雑音増幅器の後段にスイッチ回路を挿入する構成に比較
しても、少ない電流で低歪な受信機が実現可能であり、
その工業的効果は大きい。
第１図は本発明の第１の実施例におけるダイバーシチ受
信回路を示すブロック結線図、第２図は本発明のダイバ
ーシチ受信回路の主要部であるスイッチング機能を有す
る低雑音増幅器の第２の実施例を示す回路図、第３図は
本発明のダイバーシチ受信回路の主要部であるスイッチ
ング機能を有する低雑音増幅器の第３の実施例を示す回
路図、第４図は従来のダイバーシチ受信回路を示すブロ
ック結線図である。 ２０・・・低雑音増幅器、２１・・・バイアス電圧発生
回路、２２・・・切替制御信号端子、３０・・・電源端
子、３１〜３４・・・スイッチング用バイアス端子、３
５〜３６・・・高周波入力端子、３７・・・出力端子、
３８・・・電流制御端子、４０〜４１・・・入力整合回
路、４２・・・出力整合回路、Ｑ１〜Ｑ２・・・スイッ
チング用トランジスタ、Ｑ３〜Ｑ４・・・高周波増幅用
トランジスタ、Ｑ５・・・電流制御用トランジスタ、Ｑ
６〜Ｑ７・・・高周波増幅、スイッチング両機能を兼ね
た２ゲー１−ＦＥＴ５Ｃ１〜Ｃ３・・・バイアス電圧供
給用容量、Ｃ４・・・エミッタ容量、Ｒ１・・・出力負
荷抵抗、Ｒ２−Ｒ６・・・バイアス電圧供給抵抗、Ｒ７
−Ｒ８・・・電流制御抵抗。 第２図 第６図
信回路を示すブロック結線図、第２図は本発明のダイバ
ーシチ受信回路の主要部であるスイッチング機能を有す
る低雑音増幅器の第２の実施例を示す回路図、第３図は
本発明のダイバーシチ受信回路の主要部であるスイッチ
ング機能を有する低雑音増幅器の第３の実施例を示す回
路図、第４図は従来のダイバーシチ受信回路を示すブロ
ック結線図である。 ２０・・・低雑音増幅器、２１・・・バイアス電圧発生
回路、２２・・・切替制御信号端子、３０・・・電源端
子、３１〜３４・・・スイッチング用バイアス端子、３
５〜３６・・・高周波入力端子、３７・・・出力端子、
３８・・・電流制御端子、４０〜４１・・・入力整合回
路、４２・・・出力整合回路、Ｑ１〜Ｑ２・・・スイッ
チング用トランジスタ、Ｑ３〜Ｑ４・・・高周波増幅用
トランジスタ、Ｑ５・・・電流制御用トランジスタ、Ｑ
６〜Ｑ７・・・高周波増幅、スイッチング両機能を兼ね
た２ゲー１−ＦＥＴ５Ｃ１〜Ｃ３・・・バイアス電圧供
給用容量、Ｃ４・・・エミッタ容量、Ｒ１・・・出力負
荷抵抗、Ｒ２−Ｒ６・・・バイアス電圧供給抵抗、Ｒ７
−Ｒ８・・・電流制御抵抗。 第２図 第６図
Claims (6)
- （１）受信機フロントエンド部の低雑音増幅器をダイバ
ーシチブランチ数と同数個と切替制御信号に応じてバイ
アス電圧を生成するバイアス電圧発生器とを具備し、前
記複数の低雑音増幅器をダイバーシチ切替制御信号に応
じて、一つの低雑音増幅器のみを動作させるようにした
ことを特徴とするダイバーシチ受信回路。 - （２）受信機フロントエンド部低雑音増幅器は、３端子
能動素子から構成されるダイバーシチブランチ数と同数
の増幅器群、前記増幅器群の共通の１端子に接続する電
流制御回路、前記増幅器群の出力側の端子を共通にし、
前記共通端子に接続される抵抗素子、切替制御信号に応
じてバイアス電圧が印加されるバイアス電圧端子とを具
備し、切替制御信号に応じて、前記増幅器群のうち１つ
の増幅器のみを動作させるようにしたことを特徴とする
請求項１記載ダイバーシチ受信回路。 - （３）電流制御回路として３端子能動素子と抵抗からな
る回路を用いたことを特徴とする請求項２記載のダイバ
ーシチ受信回路。 - （４）電流制御回路として抵抗からなる回路を用いたこ
とを特徴とする請求項２記載のダイバーシチ受信回路。 - （５）３端子能動素子としてバイポーラトランジスタを
用いたことを特徴とする請求項２、３、４のいずれか記
載のダイバーシチ受信回路。 - （６）３端子能動素子として２ゲートＦＥＴを用いたこ
とを特徴とする請求項２、３、４のいずれか記載のダイ
バーシチ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332376A JPH07101857B2 (ja) | 1990-11-28 | 1990-11-28 | ダイバーシチ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2332376A JPH07101857B2 (ja) | 1990-11-28 | 1990-11-28 | ダイバーシチ受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04207233A true JPH04207233A (ja) | 1992-07-29 |
| JPH07101857B2 JPH07101857B2 (ja) | 1995-11-01 |
Family
ID=18254277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2332376A Expired - Fee Related JPH07101857B2 (ja) | 1990-11-28 | 1990-11-28 | ダイバーシチ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101857B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6360077B2 (en) | 1997-07-31 | 2002-03-19 | Nec Corporation | Mobile radio communication device provided with functions for detecting and informing interference |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61199339A (ja) * | 1985-03-01 | 1986-09-03 | Nec Corp | ダイバ−シテイ無線機 |
| JPS61206326U (ja) * | 1985-06-17 | 1986-12-26 | ||
| JPH02131629A (ja) * | 1988-11-12 | 1990-05-21 | Nec Corp | 周波数ダイバーシティ用送受信装置 |
| JPH02271724A (ja) * | 1989-04-12 | 1990-11-06 | Nec Corp | スペースダイバーシティ受信装置 |
| JPH02138916U (ja) * | 1989-04-26 | 1990-11-20 |
-
1990
- 1990-11-28 JP JP2332376A patent/JPH07101857B2/ja not_active Expired - Fee Related
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101857B2 (ja) | 1995-11-01 |
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