JPH04208531A - バンプ電極の製造法 - Google Patents
バンプ電極の製造法Info
- Publication number
- JPH04208531A JPH04208531A JP2212318A JP21231890A JPH04208531A JP H04208531 A JPH04208531 A JP H04208531A JP 2212318 A JP2212318 A JP 2212318A JP 21231890 A JP21231890 A JP 21231890A JP H04208531 A JPH04208531 A JP H04208531A
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- JP
- Japan
- Prior art keywords
- solder bump
- etching
- solder
- buffer layer
- barrier metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバンプ１ｉ極の製造方法に関するものである。
本発明は集積回路上に形成されたはんだバンプをマスク
として、バッファ層およびバリアメタル層を自己整合的
にエツチングする半導体装置の製造方法において、バリ
アメタル層のエツチングではんだバンプに付着残留する
エッチャント成分を低減させることを目的として、リフ
ロー工程をエツチング前に行うものである。
として、バッファ層およびバリアメタル層を自己整合的
にエツチングする半導体装置の製造方法において、バリ
アメタル層のエツチングではんだバンプに付着残留する
エッチャント成分を低減させることを目的として、リフ
ロー工程をエツチング前に行うものである。
従来より貴金属を主成分としたバンプに関しては、バン
プをマスクとした自己整合エツチングも行われている。
プをマスクとした自己整合エツチングも行われている。
これは、Ｃｒを主成分とした拡散バリアメタル層のエツ
チングに使用される腐食性の強いエッチャントに対して
も、貴金属は十分に耐食性に優れているために可能とな
る製造方法である。
チングに使用される腐食性の強いエッチャントに対して
も、貴金属は十分に耐食性に優れているために可能とな
る製造方法である。
しかし、フェースダウン方式の実装で多用されているは
んだバンプに関しては、バリアメタル層のエツチング時
にはんだが受けるダメージが著しいため、前述の製造方
法に関して詳述されている報告は少ないが、本出願人が
先に出願した特願平０２−７１２７２で開示したように
フェリシアン化カリウム系のエッチャントを使用するこ
とで、はんだをあまり腐食せずにＣｒ膜をエツチングす
る事が可能である。
んだバンプに関しては、バリアメタル層のエツチング時
にはんだが受けるダメージが著しいため、前述の製造方
法に関して詳述されている報告は少ないが、本出願人が
先に出願した特願平０２−７１２７２で開示したように
フェリシアン化カリウム系のエッチャントを使用するこ
とで、はんだをあまり腐食せずにＣｒ膜をエツチングす
る事が可能である。
第２図は従来の製造工程を示した断面図であり、第２図
（ａ）のようにパッド２上のパッシベーション膜３に開
孔部４を形成する。ｖｔいて、バリアメタル層５および
バッファ層６を順次堆積し、開孔部４を覆うはんだバン
プ７を形成すると第２図（ｂ）のような構造となる０次
に、はんだバンプ７をマスクとして硫酸−過酸化水素水
系エッチャントでバッファＩ （Ｃｕ） 、 フェリシ
アン化カリウム系エッチャントでバリアメタル層（Ｃｒ
）のエツチングを各々行うことで同図（ｃ）に示す様な
はんだバンプ電極を形成していた。
（ａ）のようにパッド２上のパッシベーション膜３に開
孔部４を形成する。ｖｔいて、バリアメタル層５および
バッファ層６を順次堆積し、開孔部４を覆うはんだバン
プ７を形成すると第２図（ｂ）のような構造となる０次
に、はんだバンプ７をマスクとして硫酸−過酸化水素水
系エッチャントでバッファＩ （Ｃｕ） 、 フェリシ
アン化カリウム系エッチャントでバリアメタル層（Ｃｒ
）のエツチングを各々行うことで同図（ｃ）に示す様な
はんだバンプ電極を形成していた。
前項で言及した様な自己整合エツチングタイプのはんだ
バンプ電極の製造においては、はんだバンプは一般的に
は鍍金ないし藤着法により形成されている。従って、は
んだバンプの表面は凹凸が激しく多孔質であるため、エ
ツチング後の洗浄を完全に行う事が困難であった。特に
、フェリシアン化カリウム系エッチャントは強アルカリ
であるため、酸性のＣｒエフチャント（硝酸セリウム（
■）アンモニウム系）に比較して洗浄工程の繰り返しに
２．３倍の回数を必要とする課題を有していた。また、
リフロー後にはんだバンプ表面のオーンエ電子分光（Ａ
ＥＳ）分析を行ったところ、カリウムが若干検出されて
おり、信軌性の面からも芳しいものではなかった。
バンプ電極の製造においては、はんだバンプは一般的に
は鍍金ないし藤着法により形成されている。従って、は
んだバンプの表面は凹凸が激しく多孔質であるため、エ
ツチング後の洗浄を完全に行う事が困難であった。特に
、フェリシアン化カリウム系エッチャントは強アルカリ
であるため、酸性のＣｒエフチャント（硝酸セリウム（
■）アンモニウム系）に比較して洗浄工程の繰り返しに
２．３倍の回数を必要とする課題を有していた。また、
リフロー後にはんだバンプ表面のオーンエ電子分光（Ａ
ＥＳ）分析を行ったところ、カリウムが若干検出されて
おり、信軌性の面からも芳しいものではなかった。
上記の課題を解決するためにバリアメタル層のエツチン
グ工程の前に、はんだバンプを合金化する工程を導入し
た。
グ工程の前に、はんだバンプを合金化する工程を導入し
た。
バリアメタル層のエツチング工程前にはんだバンプをリ
フローし、Ｓｎ、 Ｐｂ粒子を凝集 緻密化・合金化す
ることで、オープンポアの削減と比表面積の低減を行い
、Ｃｒエフチャントの構成成分の残留や混入が防止され
る。
フローし、Ｓｎ、 Ｐｂ粒子を凝集 緻密化・合金化す
ることで、オープンポアの削減と比表面積の低減を行い
、Ｃｒエフチャントの構成成分の残留や混入が防止され
る。
本発明による、はんだバンプ電極形成の実施例の製造工
程を第１図に示す 集積回路基板ｌ上にＡＩからなるパッド２を形成後、プ
ラズマＣＶＤ法により窒化硅素からなるパッシベーショ
ン膜３で被覆し、フォトリソグラフィー工程とドライエ
ツチング法により、バッド２上の所定領域に開孔部４を
形成した。
程を第１図に示す 集積回路基板ｌ上にＡＩからなるパッド２を形成後、プ
ラズマＣＶＤ法により窒化硅素からなるパッシベーショ
ン膜３で被覆し、フォトリソグラフィー工程とドライエ
ツチング法により、バッド２上の所定領域に開孔部４を
形成した。
パンシベーション膜３上および開孔部４に、バリアメタ
ル層５としてＣｒをスパッタリングにより約１５００人
析出した。続いてバリアメタル層５上にＣｕを約５００
０人析出しハフファ層６を形成した。次にフォトリソグ
ラフィー工程と鍍金により、バッファ層６上に開孔部４
を覆う大きさの５ｎ−Ｐｂ系はんだバンプ７を形成する
と第１図（ａ）の構造となる。
ル層５としてＣｒをスパッタリングにより約１５００人
析出した。続いてバリアメタル層５上にＣｕを約５００
０人析出しハフファ層６を形成した。次にフォトリソグ
ラフィー工程と鍍金により、バッファ層６上に開孔部４
を覆う大きさの５ｎ−Ｐｂ系はんだバンプ７を形成する
と第１図（ａ）の構造となる。
次に、以下に示した組成の硫酸−過酸化水素水系Ｃｕエ
フチャントを使用し、はんだバンプ７をマスクとして、
バッファ層６をエツチング（約３０ｓ）した。
フチャントを使用し、はんだバンプ７をマスクとして、
バッファ層６をエツチング（約３０ｓ）した。
Ｈ，ＳＯｍ（ｃｏｎｃ、）−−＝２５ｓ＋１Ｈ２ｎｔ（
３０χ）−・・・・・−３４Ｑｌ１１１１２０・・・・
・・ ・・・・・・・・・６３５１水洗後、この工程を
終了したはんだバンプ表面のＡＥＳ、ＥＰＭＡ分析を行
ったが、Ｐｂ、Ｓｎ以外の元素は検出されなかった。
３０χ）−・・・・・−３４Ｑｌ１１１１２０・・・・
・・ ・・・・・・・・・６３５１水洗後、この工程を
終了したはんだバンプ表面のＡＥＳ、ＥＰＭＡ分析を行
ったが、Ｐｂ、Ｓｎ以外の元素は検出されなかった。
２００℃のホットプレート上ではんだのりフローを行う
と第１図（ｂ）に示した構造となる。なお、はんだのり
フロ一方法についてはランプアニール。
と第１図（ｂ）に示した構造となる。なお、はんだのり
フロ一方法についてはランプアニール。
熱風リフロー等何れの方法も可能であり、フラックスの
使用もＣｒ膜上にはんだの濡れを生しない限り問題はな
い。
使用もＣｒ膜上にはんだの濡れを生しない限り問題はな
い。
次に、はんだバンプ７°をマスクとしてＣｒ膜のエツチ
ング（約１５０ｓ）を行ったａＣｒエッチャントとして
下記の組成のものを使用した。
ング（約１５０ｓ）を行ったａＣｒエッチャントとして
下記の組成のものを使用した。
Ｋ３ ［Ｆ−ＣＮ） ｉｌ・・・・・・・・５００ｇＫ
ＯＨ・・・・・・・・・・・・・・・・２５０ｇＨｔＯ
・・・・・・・・・・・・・・２５００ｇ以上の工程に
より、第１図（ｃ）の構造のはんだバンプ電極が形成さ
れる。
ＯＨ・・・・・・・・・・・・・・・・２５０ｇＨｔＯ
・・・・・・・・・・・・・・２５００ｇ以上の工程に
より、第１図（ｃ）の構造のはんだバンプ電極が形成さ
れる。
本実施例と従来例で製造されたはんだバンプ付きチップ
（ウェハ）について、洗浄特性とＡＥＳ分析を表１にま
とめた。洗浄には超純水を使用し、同一の洗浄方法で排
水の抵抗率が５ＭΩ−ＣＭを越えるまでの洗浄工程の繰
り返し数で比較している。ＡＥＳ分析結果は同一測定条
件で検出された不純物元素のｄＮ／ｄＥ（［（Ｐ−Ｐ）
をＳｎ （４２７ｅＶ）のｄＮ／ｄＥ値（Ｐ−Ｐ）で割
った値で示しである。なお、従来例の試料はりフロー後
の測定値である。
（ウェハ）について、洗浄特性とＡＥＳ分析を表１にま
とめた。洗浄には超純水を使用し、同一の洗浄方法で排
水の抵抗率が５ＭΩ−ＣＭを越えるまでの洗浄工程の繰
り返し数で比較している。ＡＥＳ分析結果は同一測定条
件で検出された不純物元素のｄＮ／ｄＥ（［（Ｐ−Ｐ）
をＳｎ （４２７ｅＶ）のｄＮ／ｄＥ値（Ｐ−Ｐ）で割
った値で示しである。なお、従来例の試料はりフロー後
の測定値である。
本実施例によれば、Ｃｒ工、チャ７トからのカリウムの
汚染が検出限界程度に減少し、しかもＣｒ工７チング後
の洗浄回数もほぼ半減することが判明した。
汚染が検出限界程度に減少し、しかもＣｒ工７チング後
の洗浄回数もほぼ半減することが判明した。
本発明により、Ｃｒエッチング後の洗浄回数が従来例に
比較してほぼ半減出来るようになった。さらに、はんだ
バンプ表面からのカリウムの検出量も激減した。
比較してほぼ半減出来るようになった。さらに、はんだ
バンプ表面からのカリウムの検出量も激減した。
その他、はんだバンプ表面がつや消し状態となるためイ
ンスベクターの目の疲労軽減や、Ｃｒ膜エツチング時の
はんだの組成変化が避けられるためリフロー特性が均一
化するなどの効果がある。
ンスベクターの目の疲労軽減や、Ｃｒ膜エツチング時の
はんだの組成変化が避けられるためリフロー特性が均一
化するなどの効果がある。
第１図は本発明によるバンプ電極の製造方法を断面図で
示したものである。 第２図は従来の製造方法によるはんだバンプ電極の形成
方法を断面図で示したものである。 ｌ 集積回路基板 ２ パッド ３ パノンー・−ンヨン膜 ４ 開花部 ５ バリアメタル層 ６ ハ７ファ層 ７．７゛はんだバンプ 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 ２ハ８７ト 第１図
示したものである。 第２図は従来の製造方法によるはんだバンプ電極の形成
方法を断面図で示したものである。 ｌ 集積回路基板 ２ パッド ３ パノンー・−ンヨン膜 ４ 開花部 ５ バリアメタル層 ６ ハ７ファ層 ７．７゛はんだバンプ 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 ２ハ８７ト 第１図
Claims (1)
- 回路基板上に形成されるバンプ電極の製造方法において
、回路基板上に存在するパッド上のパッシベーション膜
の所定領域に開孔部を形成し、前記パッシベーション膜
上および開孔部にバリアメタル層およびバッファ層を順
次積層し、バッファ層上に開孔部を覆う大きさのはんだ
バンプを形成する工程と、該はんだバンプをマスクとし
てバッファ層のエッチングを行い、次にはんだを合金化
した後にバリアメタル層をエッチング除去する工程とを
有することを特徴とするバンプ電極の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212318A JPH04208531A (ja) | 1990-08-10 | 1990-08-10 | バンプ電極の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2212318A JPH04208531A (ja) | 1990-08-10 | 1990-08-10 | バンプ電極の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04208531A true JPH04208531A (ja) | 1992-07-30 |
Family
ID=16620564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2212318A Pending JPH04208531A (ja) | 1990-08-10 | 1990-08-10 | バンプ電極の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04208531A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006165382A (ja) * | 2004-12-09 | 2006-06-22 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| DE19581952B4 (de) * | 1995-12-18 | 2007-08-30 | Intel Corporation, Santa Clara | Verfahren zum Entfernen von Metallschichten von einer Pb/Sn-Lötbumps aufweisenden Substratoberfläche |
| JP2008160168A (ja) * | 2008-03-26 | 2008-07-10 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2009524927A (ja) * | 2006-02-20 | 2009-07-02 | ネペス コーポレーション | はんだバンプが形成された半導体チップ及びはんだバンプの製造方法 |
| JP2010073912A (ja) * | 2008-09-19 | 2010-04-02 | Fujitsu Ltd | 半田バンプの形成方法及び半導体装置の製造方法 |
| JP2012114148A (ja) * | 2010-11-22 | 2012-06-14 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
-
1990
- 1990-08-10 JP JP2212318A patent/JPH04208531A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19581952B4 (de) * | 1995-12-18 | 2007-08-30 | Intel Corporation, Santa Clara | Verfahren zum Entfernen von Metallschichten von einer Pb/Sn-Lötbumps aufweisenden Substratoberfläche |
| JP2006165382A (ja) * | 2004-12-09 | 2006-06-22 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2009524927A (ja) * | 2006-02-20 | 2009-07-02 | ネペス コーポレーション | はんだバンプが形成された半導体チップ及びはんだバンプの製造方法 |
| JP2008160168A (ja) * | 2008-03-26 | 2008-07-10 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2010073912A (ja) * | 2008-09-19 | 2010-04-02 | Fujitsu Ltd | 半田バンプの形成方法及び半導体装置の製造方法 |
| JP2012114148A (ja) * | 2010-11-22 | 2012-06-14 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
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