JPH04208565A - 強誘電体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリ装置に係り、特にスイッチング機
能を有する強誘電体メモリに関する。

（従来の技術） 従来、強誘電体メモリに関しては、Ｊ、Ｍｅｒｚ　＆Ｊ
、Ｒ，＾ｎｄｅｒｓｏｎ　　；　ＢＥＬＬ　ＬＡＢＯＲ
ＥＣＯＲＤ　５ｔｅｐ、１９５５ＰＰ３３５〜ＰＰ３４
２により提案された。

この強誘電体メモリの構成を第１０図に示す。

これは、ＢａＴｉＯ３単結晶薄板１０１の両方の主面に
直交するストライプ電極１０２，１０５を形成し、画電
極の交差した部分を１つのメモリセル１０４として、後
述する第１図（ｅ）に示すヒステリシス特性と同様なり
ａＴｆＯ３強誘電体強誘電体用０１Ｅヒステリシス特性
を用いたもので、残留分極を＋Ｐｒを“０”、−Ｐｒを
“１″に対応させた不揮発性メモリを実現しようという
ものであった。しかしなから、幾つかの問題があった。

第１にヒステリシス曲線が時間的に安定せず、電圧軸に
沿ってＶｃの値（位置）かシフトする。第２に抗電圧か
大きい。第３に単純マトリックス構成のため、クロスト
ークが大きく、書き込み／読出し時に他のメモリセルの
記憶状態を破壊してしまう。

しかし、強誘電体薄膜製造技術の向上に伴って、第２の
問題点か解決されたか、第１．第３の問題点に関しては
、種々のアクティブマトリクスタイプのメモリ構造によ
り解決されつつある。

すなわち、例えば第１１図に示す特開平１−１５８６９
１公報に開示されるようなアクティブマトリクスタイプ
のメモリ構造とすることて、前記第３の問題点を解決さ
れる。しかし前記アクティブマトリクスタイプのメモリ
構造では、第１の問題点に関しては、記憶保持性、耐久
性等の新たな問題か発生し、すべての問題解決に至って
いない。前記アクティブマトリクス方式は、強誘電体メ
モリの実用化に最適な方式として研究開発か進められて
いる。

前述した第１１図の強誘電体メモリの構成例を説明する
。

このメモリセルでは、強誘電体キャパシタセル２０２と
半導体スイッチ２０４とて、１セルのメモリを構成する
。実際に第１の問題点の時間経過による電圧のシフトを
軽減する為に、基準電圧または、基準セルからの信号を
センスアンプ２０６に入力信号が入力している。しかし
前記半導体スイッチ２０４と前記強誘電体キャパシタ２
０２の一対により１つのセルを構成するため、強誘電体
薄膜の製造プロセスとの整合をとる必要がある。

また、第１２図には、第１１図の強誘電体メモリの構成
例の断面図を示す。

同図に示されるように、強誘電体キャパシタ２０２と半
導体スイッチ２０４との対向する面寸法か一致していな
い。従って、もし単純にマトリックス構造であれば、よ
り高密度のメモリが実現され、製造プロセスか簡単にな
る。

（発明か解決しようとする課題） しかし、従来の強誘電体メモリの構成では、前述したよ
うな時間的不安定によりヒステリシス曲線の電圧ＶＣが
シフトし、抗電圧の変化及びクロストークか大きくなり
、また書き込み／続出し時に他のメモリセルの記憶状態
を破壊する等の問題を解決することは困難であり、これ
らの問題を解決されないと、半導体スイッチを必要とし
ない強誘電体メモリの実現は難しいと推測さねてぃた。

（−：で本Ｑ明は、駆動するための半導体スイッチを必
要とせず、クロストーク及び抗電圧が小さく、記憶保持
性に優れ、格納された情報の劣化の少ない強誘電体メモ
リを提供することを目的とする。

（課題を解決するための手段） 本発明は上記目的を達成するために、情報を格納する強
誘電体薄膜と前記強誘電体薄膜の一方の主面に形成され
たストライプ状の下部電極と、前記強誘電体薄膜の他主
面に、１８０度分域壁を発生させる所定発生電圧を印加
する第１電極と、前記第１電極からの所定電圧の印加に
よって発生した１８０度分域壁の移動を抑制させたり促
したりする所定制御電圧を印加する第２電極と、移動し
てきた１８０度分域壁を取り囲むための所定取り囲み電
圧を印加する第３電極とか、前記第１゜第３電極が前記
第２電極を挾んで隣接するように連設して形成される上
部電極と、前記全上部電極を包囲するように形成された
包囲電極とで構成され、前記強誘電体内を前記１８０度
分域壁の移動によって情報の書き込み読出しをする強誘
電体メモリを提供することかできる。

（作用） 以上のような構成の強誘電体メモリは、セル構造自体か
アクティブスイッチとキャパシタセルを兼務し、書き込
み線と呼出し線とが別々に設けられ、他のセルの記憶状
態に影響しない。

また本発明のメモリセルは、スイッチング用ＦＥＴを含
んでいないので、装置構成か簡素化され、メモリセルの
誘電体薄膜が面方向に連続している構造であるため、前
記課題か回避できる強誘電体メモリを提供することかで
きる。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図（ａ）〜（ｅ）は、本発明に係る強誘電体メモリ
の概略的構成を示して詳細に説明する。

この不揮発性強誘電体メモリは、強誘電体単結晶薄膜が
２つの電極に挟まれた構成であり、例えば強誘電体単結
晶薄膜１が、ＰｂＴｉＯ２のスパッタリングによる形成
薄膜で、その主面の両側に上部電極２ａ、下部電極２ｂ
が形成されている（たたし、基板は図示されない）。ま
た結晶軸（１００）方向に膜厚方向をとり、Ｃ軸（分極
容易軸）と一致している。

まず第１図（ａ）では、第１図（ｅ）に示す前記強誘電
体薄膜の有するヒステリシス曲線上の抗電圧Ｖｃよりは
るかに大きな電圧の印加電圧Ｖａｐを印加する。そして
十分に長い時間にわたり、前記印加電圧Ｖａｐを印加し
た後、前記印加電圧Ｖａｐ−０とすると、薄膜全域で同
方向の残留分極（Ｐｒ）状態３、すなわち、単分域状態
となる。

次に第１図（ｂ）において、第１図（ａ）に対して逆極
性の印加電圧−Ｖａｐを瞬間的に印加すると、薄膜の表
面に存在する分極反転核４から反対方向の分域５が、く
さび状に発生して、分域壁６を形成する。そして、それ
以上に逆印加電圧−Ｖａｐを印加すると、くさび状の分
域５はより成長し、前記分域壁６は、分域壁７まで移動
する。

そして、前記第１図（ｂ）の状態にある分域壁６若しく
は分域壁７は、非常に不安定で印加電圧Ｖａｐ−０に戻
した後、分域壁の先端８は、前記分極反転核４側に戻る
か、そのまま裏面２ｂ側まで到達する。

第１（Ｃ）図において、前記逆印加電圧−Ｖａｐの印加
時間を第１図（ａ）の印加電圧Ｖａｐの印加時間はどで
はないが、第１図（ｂ）の印加時間より長く、前記逆印
加電圧−Ｖａｐを両電極間に印加すると、柱状分域９が
形成される。このときの分域壁１０は、逆印加電圧−Ｖ
ａｐの印加時間をより長くすると、薄膜面に沿って分域
壁１１が移動する。そして分域壁か分域壁１０若しくは
分域壁１１の状態でも、逆印加電圧−ｖａｐ−□ｖとし
た時、前記分域壁６の場合とは異なり、その位置で安定
する。但し、薄膜の全分極量は、反転してできた分極１
２と元の分極Ｐｒ３の未反転部の分極１３との和に相当
するので、小さな値になっている。

すなわち、第１図（ｅ）に示したＰの値にデポールした
状態である。

また、第１図（ｄ）においては、強誘電体薄膜に電極が
形成されていない領域を有する構造を示している。この
同図（ｄ）は、同図（Ｃ）に示した逆印加電圧−Ｖａｐ
の印加時間をさらに長くしている。これによる分域壁は
、電極の端部まて移動し、さらに逆印加電圧−Ｖａｐを
印加しつづけると、分域壁１４は電極のない部分１５（
矢印の方向）まで移動してくる。

以上のような分域壁移動は確認されており、分域壁移動
デバイスが提案され、該デバイスの動作を確認した報告
が成されている。

本発明も第１図（ｃ）、（ｄ）に示した分域壁移動動作
を利用するものである。一般にこの種の分域壁（１８０
°分域壁）の移動は、９０″分域壁移動のように壁の周
囲に歪みを発生させるということか無いので、高速移動
か可能であり、最大で、その材料の横波音速に到達する
。

従って、利用する強誘電体材料の横波音速を３０００ｍ
／ｓｅｃと仮定し、デバイスの最大分域壁移動距離を１
０μｍとすると、 １０ＸＩＯ−６／３０００−３．３ｎｓｅｃ・・・（１
） となり、高速動作か可能となる。

以上のような横波音速は、ＢａＴｉＯ３，ＰｂＴｉＯ３
゜ＰＺＴ等のベロブマカイト系強誘電体材料を用いれば
実現できる値である。また、ｎ５ｅｃオーダの動作時間
は、現存する半導体デバイス例えば、ＤＭＯ８のスイッ
チング時間と比較すると短いが、実際には、薄膜結晶内
の欠陥によるピニング、表面や電極との界面に存在する
分極の非反転核によるピニングによって一桁程度、分域
壁移動時間が遅くなるか、現状のデバイスの動作に匹敵
する。

次に不揮発性強誘電体メモリの動作原理について第２図
（ａ）、（ｂ）を参照して説明する。

第２図（ａ）、（ｂ）は、強誘電体薄膜１６に共通下部
電極２０と３分割された領域に分離した上部電極１７，
１８．１９からなるメモリセルの１セル分の断面図であ
る。

まず、第２（ａ）に示すように、各上部電極部１７．１
８．１９に電圧Ｖｓ、ＶＴ、ＶＤを正電圧とし、その記
憶状態を同時に印加する。これによって、それぞれの前
記上部電極部１７，１８゜１９に対応した薄膜の領域２
１．２２．２３は分極され、図示した方向を向いた単分
域分極２６゜２７．２８か形成される。未電極形成領域
のうち、両側に同方向を向いた分域に挾まれている領域
２５は、第１図（ｄ）から前記単分域分極２７゜２８と
同様の方向に分極されていることか分かる。

一方、両側に異方向を向いた分域に挟まれている領域２
４は、両側からの影響が相殺されて分極されない。そし
てメモリ状態は、領域２３の分極２８がどの方向を向い
ているかにより決定される。

例えば、電圧ＶＤに負電圧を印加して矢印の分極２８の
状態にある時を“０°とし、その逆方向であるとき、前
記電圧■。を“］゛とする。すなわち、後述する第３図
（ｅ）と（ａ）にそれぞれ対応する。

従って、書き込み動作は、電極１９と電極２０の間に前
記電圧ＶＤを印加することに相当する。

この第２図（ａ）の各領域の分極状態は、前記電圧Ｖｓ
、ＶＴ、Ｖ、を“ＯＶ″にしても、保持される。

次に電圧値が、Ｖ５　＞０．ｖＴ＜Ｑ、ｖＤ　”０にな
る電圧を印加すると各分極状態２６，２７゜２８は、殆
ど不変である。しかしなから、ある時刻から急に、電圧
値をＶＴ＞Ｑ、Ｖｒｘ＞Ｏ（（ＢＬ、ＶＤ＞ＶＤＩ〉０
）という電圧に再設定されると（電圧■、は、■、〉０
て継続して印加される）、領域２１の分極状態２６かあ
たかも分域壁３０か分域壁３１まて移動して行ったかの
ように反転する（斜線領域）。

そして前記電圧ＶＴ〈０ては、分域壁３０は、移動しな
いので、該電圧Ｖエ　（く０）は分域壁移動のトリガ信
号となっている。なお、前記電圧ＶＤ＋は、第１図（ｅ
）及び、後述する第５図に示したヒステリンス曲線にお
いて、線型系変化領域から非線形変化領域に変化する臨
界電圧であり、例えば、第２図（ａ）の状態で電圧ＶＤ
たけを急にＶＤＩｌこ変化させたところで領域２３の分
極状態２８に何ら変化を与えない電圧である。

以上のように領域２１にあった分域壁３０か分域壁３１
まて移動してくると、第２図（ｂ）において、網目を施
した部分は、１０００分極反転を起こし、逆向きの分極
となる。そして第２図（ａ）すなわち、“０”書き込み
後の領域２３の分極をＰｌとし、第２図（ｂ）のように
分域壁３０か分域壁３１まで移動した後の領域２３の総
分極量をＰ２とすると、分極変化量ΔＰは、Ｐ１＋Ｐ２
となる。そして分域壁３０か分域壁３２の位置から分域
壁３１の位置まで移動するのに、Δを秒かかったと仮定
すると、電極１９の端子３３には、ｌ−ΔＰ／Δｔの電
流か流れることになる。

また、もし第２図（ａ）において、逆極性の書き込みか
されたら、分極反転は起こらないため、分極変化量ΔＰ
−０即ち、電流ｉ−０になる。この場合は、分域壁３１
か形成されない。

以下に前述した動作について第３図（ａ）乃至第６図を
参照してさらに詳細に説明する。第３図（ａ）〜（ｈ）
は、第２図に示した不揮発性強誘電体メモリを上から見
た上面図である。

ここで、第３図（ａ）〜（ｄ）は、−、Ｐｓ（“１°に
対応する）を書き込み（ａ）、“１゜を記憶保持（ｂ）
、“１”を読出しくＣ）、再書き込み（ｄ）の動作を示
す。そして第３図（ｅ）〜（ｈ、　）は、十Ｐｓ　（“
０”に対応する）を書き込み（ｅ）　　“０”を記憶保
持（ｆ）、“０”を読出しくｇ）、再書き込み不要（ｈ
）の動作を示している。

まず第３図（ａ）においてソース電極１７゜トリガ電極
１８及びドレイン電極１９を、取り囲むように分域壁３
３か配置され、この電極には、移動してきた分域壁か隣
接するセルまでオーバーランしないようにするため、若
しくは、個々の電極下の分域か大きく滲みたして隣接す
るセルに影響を及ぼさないようにするため、常時、負の
大電圧を印加している。

そして端子３５，３６．３７は各電極１７゜１８．１９
に接続されており、それぞれにソース端子電圧Ｓ、トリ
ガ端子電圧Ｔ、ドレイン端子電圧りが印加される。また
正負（＋、−）の符号は、それぞれの前記端子３５，３
６．３７に印加する電圧の極性を示している。

ソシて同図（ａ）は、各端子に図示した極性の電圧を印
加（“１″書き込み）すると、点線３４で囲った領域は
、＋Ｐｓたか、他の領域は、全て−Ｐｓとなっている。

次にトレイン端子電圧りのみＯＶにしても、ソース端子
電圧Ｓ５　トリガ端子電圧Ｔを含めてすべてＯＶにして
も状態は変わらない。また“１”の状態の記憶保持、“
０゛の書き込み（ｅ）　　“０′の記憶保持（ｆ）に関
しても、Ｄ端子に供給する電圧の極性か異なることと、
点線で囲った領域＋Ｐｓの領域か、２カ所（３４゜３８
）になったたけで、“１“書き込みの場合と変わらない
。

次に読出し動作について説明する。

第３図（ｃ）、（ｇ）は、Ｔ端子を負電圧から正電圧に
切換える動作を示している。この切換え動作によって、
分域壁３４は、電極１８下を通過し、Ｄ電極３９または
４０下の位置まで移動してくる。この時、前記り端子に
は、前述した電圧＋Ｖ　２ｏを印加しである。

もし前記電圧＋Ｖ２Ｄ−０てあれば、分域壁の移動が遅
くなり、読出し電流ｌＤか小さくなるたけてなく、スイ
ッチング時間が長くなってしまい、１００μｓｅｃ以下
の高速動作か達成されなくなる。また、“０”読出しす
ると、同図（ｇ）の点線で囲った領域かすべて十Ｐｓに
なるため、読出し電流か流れない。すなわち、電極に印
加する電圧を−Ｖ工から＋ＶＴに変えた時に、Ｄ端子に
電流か検出されるか否かで、“］”、“０”を判定する
。なお同図（Ｃ）に示すように、“１“の状態から読出
すと、その“１”の状態が破壊されて“０“ノ状態にな
るので、再書き込みすることによって“１′の状態に復
嬬させる。そのためには、破壊されたときに必ず読出し
検出電流ｌＤが流れるので、前記読出し検出電流ｌＤが
検出されたら自動的にＤ端子に−ＶＤが加わるようにす
ればよい。“０°読出しの場合に、読出しによって“○
“の状態が破壊されることかないので、電圧を印加し直
す必要はない。

また、前記検出電流ｉＤも流れないので、“１”再書き
込み回路のままで良い。

次に第４図は、各々の端子に電圧Ｖ５．Ｖ丁。

Ｖｏを印加する状態を示すタイムチャートであり、第５
図は、その電圧印加されたときのヒステリンス曲線であ
る。そして第６図は、“１”書き込み一保持一“１″読
出し一再書き込みの順次に処理を行う時の電圧Ｖ３．Ｖ
工、ＶＤに関するタイムチャートと前記読出し検出電流
ｉＤを示すタイムチャートである。ここで“０”か記憶
されているセル′に新たに“１”を書き込もうとすると
、反転電流が流れるが、“１”読出しの時に流れる反転
電流ｉｄと極性が逆なので、再書き込み動作しない。

以上にような不揮発性強誘電体メモリを実際に形成した
実施例を第７図（ａ）、（ｂ）のセル構造の上面図（ａ
）及び、断面図（ｂ）に示す。

このセル構造は、例えば、Ｓ’ｉ　　（１００）　、　
ｋｉｇｏ　（１００）　、Ｓ’ｒＴ　ｉ○、（１００）
−、サファイア（１００）等の単結晶基板４２上に白金
等で下部ストライプ電極４４をスパッタリング等で形成
する。

この形成時に前記基盤４２を約８００℃に加熱しなから
成膜すると、前記白金も（１，ＯＯ）配向する。さらに
前記白金膜上にＲＦスノ＜・ツタリングリング、イオン
ビームスパッタリング、ＭＯＣＶＤやシンゲル法を用い
て、強誘電体薄膜４３のＰｂ（ＺＲ＋−ｘ　Ｔ、ｘ）０
３　　（ここてＸ、屹　６〜１００）膜を形成する。こ
こで基板加熱条件や熱処理条件を適切に設定すると、該
強誘電体薄膜４３は、（１００）配向になる。さらに、
上部電極４５゜４６．４７．４８を形成する。そして前
記上部電極４５は、すべてのセルの上部電極４５と導通
させるので、全面上部電極を形成した後、領域５３を反
応性イオンエツチング（ＲＩ　Ｅ）等で除去する。

次にＳ　Ｉ　Ｏ２絶縁膜４９をＣＶＤ等で形成し、コン
タクトホールを開口した後に、ワード線。

駆動線、ビット線に相当する配線５０，５１゜５２を形
成する。

そして第７図（ａ）、（ｂ）の１セルをｎＸｎビットの
メモリ構成した時の配線図を第８図（こ示す。

第８図の配線図において、ワード線（トリガ線）５１は
、全セルに共通である。また、駆動線５３゜ビット線５
２は、各行で共通接続し、アース線は各列で共通接続し
ている。またメモリセル以外の領域はすべて電極が付加
形成され、電圧ＶＳＲ＜’０が印加される。この電圧Ｖ
ＳＲの印加によってセル間のクロストークは完全に除去
することかできる。

次にこのように構成されたメモリの動作について説明す
る。

まず全セルをリセットし初期状態に設定する。

すなわち、メモリ状態を“０”に設定する。この場合に
は、順次セルを選択して行線（Ｓ’、Ｄ線）に電圧＋ｙ
、’、＋Ｖｏを印加し、列線（Ｅ線）をアースし、Ｔ線
には電圧−ＶＴを印加し、電圧ＶｓＲは負の電圧が印加
される。また電圧子ｖＴ。

ｖＳＲは、どのメモリセルを選択する時にも同様に印加
する。

次に例えば、メモリセル５４１に“１”を書き込む場合
について説明する。

まず、デコーダ５５．５６及び５７でメモリセル５４１
を選択する。そして、第３図（ａ）に示すような極性の
電圧ＶＳ、ＶＤを配線３Ｓ、３Ｄに印加して、配線Ｅ４
はアース電位にする。そして第４図及び第６図に示すよ
うに書き込み時は、常にＶＴくＯである。選択していな
い線ＩＤ。

２Ｄ、Ｅｌ、Ｅ２．Ｅ３等はアース電位に対して、浮遊
電位になるようにする。

次にメモリセル５４１の状態“１”を読み出す場合、書
き込みと同様にデーコーダ５５．５６及び５７て行線３
Ｓ、３Ｄを列線Ｅ４を選択し、第３図（ｃ）のような極
性の電圧Ｖｓ、ＶＤ、ＤＴを第６図と同等なタイミング
で印加する。この時、電圧ＶＴには正電圧か印加され、
電圧ＶＤには、ＶＤｌなる正電圧が印加され、３Ｄ線に
流れる分極反転電流が検出される。モしてパルサ５８は
、“０°書き込ろ時には正電圧、“１”、若しくは再書
き込み時には電圧−■１、読出し時には電圧■Ｐ１が発
生する。そして“１”読出して発生した分極反転電流は
、反転電流検出器５９で検出され、所定値以上の時に再
書き込み信号Ｖｆを発生する。

そして前記再書き込み信号Ｖｆは、書き込みノ（ルサ５
８に人力され、読出しセルの選択中に即座に１”が再書
き込みされる。

次に第９図には、前述したメモリセルを用いて構成され
たメモリシステムを示して詳細に説明する。

まず、特定のメモリセルに対するアドレスは、アドレス
端子６６て受ける。これは、並列入力でも良い。さらに
このメモリシステムは、端子６３に低状態（ＬＯＷレベ
ル）のチップイネーブル信号ＣＥの入力により起動され
る。

前記チップイネーブル信号ＣＥは、回路５５゜５６及び
５７にも送出される。

そして読出し／書込み指令（Ｒ／Ｗ）信号は、このメモ
リンステムの端子６４から入力する。また出力イネーブ
ル信号ＣＥは端子６５から入力して、このメモリシステ
ムから読み出し出力できるようにスタンバイさせる。ま
た、アドレス信号（ＡＤＤ信号）は端子６６を介してソ
ース線、デコーダ線デーコダ及びアース線デコーダ５７
とに入力する。前記ＡＤＤ信号によって、メモリセルへ
の駆動回路６７．５８からのパルス電圧が供給される。

また、前記Ｒ／Ｗ指令信号によって、トリガ線にトリガ
信号を供給する回路６８を作動させる。

前記チップイネーブル信号ＣＥは、端子６６を介して、
センスタイミング制御回路６１と各回路５５．５６及び
５７に入力する。そして同様に読出し／書込み指令（Ｒ
／Ｗ）信号は前記端子６４を介して、及び前記出力イネ
ーブル信号ＣＥが前記端子６５を介して、前記センスタ
イミング制御回路６１に入力する。このセンスタイミン
グ制御回路６１からの出力は、センスアンプ５つに入力
し、さらに該センスアンプ５９には、線６９を介して基
準電圧入力を供給される。前記センスアンプ５９は、読
出し動作のためにドレイン線７０に所要のデータ状態を
生しる。また読出し／書込み信号は、さらに端子７］を
介してデータ人力／出力及び、デコーダの回路に送出さ
れる。また前記出力イネーブル信号ＣＥは端子６５を介
して回路６０に人力され、該回路６０には、端子７３か
ら″　入力データか入力される。　　。

以上のように本発明の特徴は、従来の単純マトリックス
構造と異なり、書き込み線と呼出し線とか別々であるの
で、読出し時に他のセルの記憶状態を破壊してしまうこ
とかない。

すなわち、セル構造自体がアクティブスイッチとキャパ
シタセルを兼務し、第１１図のＦＥＴスイッチ２４とキ
ャパシタ２２との１組で１セルを構成している場合と同
様である。つまり、ワード線２８に相当するのか端子Ｔ
てあり、駆動線２６に相当するものが端子Ｓてあり、ビ
・ソト線３０に相当するものが端子Ｔである。

また本発明の強誘電体メモリは、外部にスイッチング用
ＦＥＴを必要としないので、前述した第１２図の従来の
装置構成より、簡素化される。

さらに本発明のメモリセルは、第１２図に示した従来の
メモリの強誘電体薄膜部を面方向に目的の形状寸法で連
続して形成するために、選択エツチングするか若しくは
選択成長させる必要かある。

その選択エツチングの場合は、強誘電体膜のエツチング
プロセスか繁雑になり、選択成長の場合は良好な強誘電
体薄膜を形成するゾルゲル法等の湿式成膜プロセスを採
用できない。

しかし本発明の構造には、誘電体薄膜が面方向に連続し
ているため、いずれの問題も回避できる。

また本発明は、前述した一実施例に限定されるものでは
なく、他にも発明の要旨を逸脱しない範囲で種々の変形
や応用か可能であることは勿論である。

［発明の効果コ 以上詳述したように本発明によれば、駆動用半導体スイ
ッチか削除され、リロストーク及び抗電圧が小さく、記
憶保持性に優れ、格納された情報の劣化の少ない強誘電
体メモリを提供することかできる。

【図面の簡単な説明】

第１図（ａ）乃至（ｅ）は本発明に係る強誘電体メモリ
の概略的な構成を示す図、第２図（ａ）及び（ｂ）は第
１図の強誘電体メモリの１セル分の断面を示す断面図、
第３図（ａ）乃至（ｈ）は第２図に示した不揮発性強誘
電体メモリを上から見た上面図、第４図は第２図に示し
た不揮発性強誘電体メモリセルの各端子に電圧Ｖ５．Ｖ
□。 ＶＤを印加した状態を示すタイムチャート、第５図は第
４図に示した各電圧か印加されたときのヒステリシス特
性を示す図、第６図は所定順次に処理を行う時の各印加
電圧と読出し検出電流のタイムチャート、第７図（ａ）
は実際に形成した不揮発性強誘電体メモリセルの上面を
示す上面図、第７図（ｂ）は第７図（ａ）に示した不揮
発性強誘電体メモリセルの断面を示す断面図、第８図は
第７図（ａ）に示した１セルをｎｘｎビットのメモリ構
成を示す配線図、第９図は第８図に示したメモリセルを
用いて構成されたメモリシステムを示す構成図、第１０
図は従来の強誘電体メモリの構成を示す構成図、第１１
図は従来の強誘電体メモリのアクティブマトリクスタイ
プのメモリ構造を示す構成図、第１２図は第１１図の強
誘電体メモリの構成例の断面を示す断面図である。 １・・・強誘電体単結晶薄膜、２ａ・・・上部電極。 ２ｂ・・下部電極、３・単分域状態、４・・分極反転核
、５・・・反対方向の分域反転核、６，７，１０゜１１
・・・分域壁、分域壁の先端８．９・・・柱状分域、１
２・・分極、１３未反転部の分極、１４・・・分域壁、
１５・・電極のない部分、４２・・単結晶基板、４５゜
４６．４７．４８・・・上部電極、４つ・　５１０２絶
縁膜、５０・・ワード線、５１・−・駆動線、５２・・
ビット線、領域５３゜ 出願人代理人　弁理士　坪井　淳 ｌｔ３ 第３図（ａ） 第３　図（ｂ） 第３図（ｃ） 第３図（ｄ） 第３図（ｅ） 第３図（ｆ） 第３図（９） 第３図（ｈ） ｊ［４図 第７図（ｂ） 片間 第６図 第】０図 第１１図

Claims (1)

1. 【特許請求の範囲】 １、情報を格納する強誘電体薄膜と、 前記強誘電体薄膜の一方の主面に形成されたストライプ
   状の下部電極と、 前記強誘電体薄膜の他主面に、１８０度分域壁を発生さ
   せる所定発生電圧を印加する第１電極と、前記第１電極
   からの所定電圧の印加によって発生した１８０度分域壁
   の移動を抑制させたり促したりする所定制御電圧を印加
   する第２電極と、移動してきた１８０度分域壁を取り囲
   むための所定取り囲み電圧を印加する第３電極とが、前
   記第１、第３電極が前記第２電極を挟んで隣接するよう
   に連設して形成される上部電極と、 前記全上部電極を包囲するように形成された包囲電極と
   で構成され、 前記強誘電体内を前記１８０度分域壁の移動によって情
   報の書き込み読出しをすることを特徴とする強誘電体メ
   モリ。 ２、前記ストライプ状下部電極のストライプ長方向と前
   記強誘電体薄膜を介在して直交した方向に伸び、その方
   向に並んだメモリセルの第１電極どうしを導通するよう
   に形成した複数の第１配線列と、同様に第２電極どうし
   を導通するように形成した複数の第２配線列と、同様に
   第３電極どうしを導通するように形成した複数の第３配
   線列とがそれぞれストライプ状に形成され、且つ前記複
   数の第２線が所定１端子に共通接続された配線構成をし
   ていることを特徴とする請求項１記載の強誘電体メモリ
   。 ３、前記強誘電体薄膜がベロブカイト形であり、厚み方
   向にＣ軸配向した薄膜であることを特徴とする請求項１
   記載の強誘電体メモリ。 ４、前記強誘電体薄膜がＰｂ（Ｚｒ＿１＿−＿ｘＴｉ＿
   ｘ）Ｏ＿３（ｘ＝０．６〜１．０）であることを特徴と
   する請求項３記載の強誘電体メモリ。 ５、前記強誘電体メモリに格納する記憶内容がドレイン
   電極部の分極方向で判定され、書き込み動作がドレイン
   電極への印加電圧極性で判定され、強誘電体薄膜内の所
   定領域まで１８０度分域壁が移動してきた時に分極反転
   に伴う電流がドレイン端子に流れるか否かでバイナリー
   のいずれかの記憶状態にあるかを判定する読出し判定手
   段を有することを特徴とする請求項１記載の強誘電体メ
   モリ。 ６、前記１８０度分域壁移動の促進がトリガ電極に印加
   する電圧極性をソース電極に印加する電圧極性と同極性
   にすることによって、また分域壁移動の抑制は異極性の
   電圧を印加することによって制御する制御手段を有する
   請求項１記載の強誘電体メモリ。