JPH08203266A - 強誘電体メモリ装置 - Google Patents
強誘電体メモリ装置Info
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- JPH08203266A JPH08203266A JP7011357A JP1135795A JPH08203266A JP H08203266 A JPH08203266 A JP H08203266A JP 7011357 A JP7011357 A JP 7011357A JP 1135795 A JP1135795 A JP 1135795A JP H08203266 A JPH08203266 A JP H08203266A
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- G11—INFORMATION STORAGE
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【目的】動作の高速化及び低消費電力化をはかる。
【構成】強誘電体材料によるキャパシタＣ及びスイッチ
ング用のトランジスタを備えて配列された複数のメモリ
セルＭＣ，複数のワード線ＷＬ１，ＷＬ２、複数のビッ
ト線ＢＬ１，ＢＬ２、１本のプレート線ＰＬａ（ＰＬ
ｂ）、センス増幅器ＳＡをそれぞれ含む第１及び第２の
メモリブロック１ａ，１ｂを設ける。不揮発性動作モー
ドに移行するときには、一端メモリブロック１ａ，１ｂ
のプレート線ＰＬａ，ＰＬｂの一方を接地電位に他方を
電源電圧にした後これらプレート線を接続して中間電圧
Ｖｍとするプレート線電圧制御回路２を設ける。プレー
ト線ＰＬａ，ＰＬｂを中間電圧Ｖｍに固定した状態で不
揮発性動作モードを実行する。
ング用のトランジスタを備えて配列された複数のメモリ
セルＭＣ，複数のワード線ＷＬ１，ＷＬ２、複数のビッ
ト線ＢＬ１，ＢＬ２、１本のプレート線ＰＬａ（ＰＬ
ｂ）、センス増幅器ＳＡをそれぞれ含む第１及び第２の
メモリブロック１ａ，１ｂを設ける。不揮発性動作モー
ドに移行するときには、一端メモリブロック１ａ，１ｂ
のプレート線ＰＬａ，ＰＬｂの一方を接地電位に他方を
電源電圧にした後これらプレート線を接続して中間電圧
Ｖｍとするプレート線電圧制御回路２を設ける。プレー
ト線ＰＬａ，ＰＬｂを中間電圧Ｖｍに固定した状態で不
揮発性動作モードを実行する。
Description
【０００１】
【産業上の利用分野】本発明は強誘電体メモリ装置に関
する。
する。
【０００２】
【従来の技術】近年、ジルコンチタン酸塩（ＰＺＴ）な
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。このようなメモリ装
置の例として、特開昭６３−２０１９９８号公報，特開
平１−１５８６９１号公報記載のものや１９９４年２月
の固体素子回路国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎ
ｆｅｒｅｎｃｅ，ＩＳＳＣＣ）予稿集２６８ページに報
告されているものなどがある。これらの報告をもとに、
従来の不揮発性の強誘電体メモリ装置について説明す
る。
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。このようなメモリ装
置の例として、特開昭６３−２０１９９８号公報，特開
平１−１５８６９１号公報記載のものや１９９４年２月
の固体素子回路国際会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎ
ｆｅｒｅｎｃｅ，ＩＳＳＣＣ）予稿集２６８ページに報
告されているものなどがある。これらの報告をもとに、
従来の不揮発性の強誘電体メモリ装置について説明す
る。
【０００３】図５に、このような強誘電体メモリ装置に
使用される、２つのトランジスタおよび２つのキャパシ
タから１つのメモリセルを構成する型（以下、２Ｔ／２
Ｃ型と呼ぶことにする）のメモリセルの回路を示す。
使用される、２つのトランジスタおよび２つのキャパシ
タから１つのメモリセルを構成する型（以下、２Ｔ／２
Ｃ型と呼ぶことにする）のメモリセルの回路を示す。
【０００４】図５において、ＷＬはワード線、ＰＬはプ
レート線、ＢＬ１，ＢＬ２はビット線、ＭＣａはメモリ
セル、Ｑ１，Ｑ２はメモリセルＭＣａのスイッチング用
のトランジスタ、Ｃ１，Ｃ２は強誘電体材料によるキャ
パシタである。このような２Ｔ／２Ｃ型のメモリセルＭ
Ｃａにおいては、キャパシタＣ１及びＣ２に、つねに反
対向きの分極方向をもつようにデータが書き込まれる。
この反対向きの分極をもつキャパシタＣ１，Ｃ２からの
電荷を、それぞれビット線ＢＬ１，ＢＬ２上に読み出す
ことにより、これらビット線ＢＬ１，ＢＬ２間に差電圧
を生じさせ、それを差動型増幅回路であるセンス増幅器
で増幅する。
レート線、ＢＬ１，ＢＬ２はビット線、ＭＣａはメモリ
セル、Ｑ１，Ｑ２はメモリセルＭＣａのスイッチング用
のトランジスタ、Ｃ１，Ｃ２は強誘電体材料によるキャ
パシタである。このような２Ｔ／２Ｃ型のメモリセルＭ
Ｃａにおいては、キャパシタＣ１及びＣ２に、つねに反
対向きの分極方向をもつようにデータが書き込まれる。
この反対向きの分極をもつキャパシタＣ１，Ｃ２からの
電荷を、それぞれビット線ＢＬ１，ＢＬ２上に読み出す
ことにより、これらビット線ＢＬ１，ＢＬ２間に差電圧
を生じさせ、それを差動型増幅回路であるセンス増幅器
で増幅する。
【０００５】このことをさらに詳しく説明するため、図
６に、キャパシタＣ１，Ｃ２のヒステリシス特性モデル
を示す。図６は、キャパシタＣ１，Ｃ２の両電極間の電
圧Ｖに対する、自発分極電荷Ｑの関係を示している。例
えばキャパシタＣ１，Ｃ２の分極状態が、それぞれｅ
点，ａ点の状態にあるときをデータ“１”、逆の場合を
データ“０”に、というように対応させる。このとき、
キャパシタＣ１，Ｃ２の電極間にＶｅの電圧をかける
と、データ“１”の場合、Ｃ１からＱ1 の電荷、Ｃ２か
らＱ0 の電荷が、それぞれ対応するビット線ＢＬ１，Ｂ
Ｌ２上に出力され、この電荷が上に述べたようなビット
線対の差電圧を生じさせるのである。
６に、キャパシタＣ１，Ｃ２のヒステリシス特性モデル
を示す。図６は、キャパシタＣ１，Ｃ２の両電極間の電
圧Ｖに対する、自発分極電荷Ｑの関係を示している。例
えばキャパシタＣ１，Ｃ２の分極状態が、それぞれｅ
点，ａ点の状態にあるときをデータ“１”、逆の場合を
データ“０”に、というように対応させる。このとき、
キャパシタＣ１，Ｃ２の電極間にＶｅの電圧をかける
と、データ“１”の場合、Ｃ１からＱ1 の電荷、Ｃ２か
らＱ0 の電荷が、それぞれ対応するビット線ＢＬ１，Ｂ
Ｌ２上に出力され、この電荷が上に述べたようなビット
線対の差電圧を生じさせるのである。
【０００６】このような、強誘電体材料によるキャパシ
タを用いたメモリ装置では、キャパシタ間にかかる外部
電圧が０になっても、強誘電体の内部に生じている分極
がデータを保持しているため、電源が切断されても記憶
を保つ、いわゆる不揮発性記憶動作が実現される。
タを用いたメモリ装置では、キャパシタ間にかかる外部
電圧が０になっても、強誘電体の内部に生じている分極
がデータを保持しているため、電源が切断されても記憶
を保つ、いわゆる不揮発性記憶動作が実現される。
【０００７】図７にこのようなメモリセルＭＣａを用い
た強誘電体メモリ装置（第１の例）のメモリセルアレイ
及びその周辺の部分回路例を示す。図７において、ＷＬ
１〜ＷＬｍはワード線、ＢＬ１１，ＢＬ１２，ＢＬ２
１，ＢＬ２２はビット線、ＰＬ１〜ＰＬｍはプレート
線、ＰＣはビット線のプリチャージ制御信号、ＶＰはプ
リチャージ電源電圧、ＳＥはセンス増幅活性化信号であ
る。ＭＣａ１１〜ＭＣａ２ｍはメモリセル、Ｑ１，Ｑ２
はメモリセルＭＣａのスイッチング用のトランジスタ、
Ｃ１，Ｃ２は強誘電体材料によるキャパシタ、ＰＣＣは
ビット線のプリチャージ回路、ＳＡ１，ＳＡ２はセンス
増幅器である。
た強誘電体メモリ装置（第１の例）のメモリセルアレイ
及びその周辺の部分回路例を示す。図７において、ＷＬ
１〜ＷＬｍはワード線、ＢＬ１１，ＢＬ１２，ＢＬ２
１，ＢＬ２２はビット線、ＰＬ１〜ＰＬｍはプレート
線、ＰＣはビット線のプリチャージ制御信号、ＶＰはプ
リチャージ電源電圧、ＳＥはセンス増幅活性化信号であ
る。ＭＣａ１１〜ＭＣａ２ｍはメモリセル、Ｑ１，Ｑ２
はメモリセルＭＣａのスイッチング用のトランジスタ、
Ｃ１，Ｃ２は強誘電体材料によるキャパシタ、ＰＣＣは
ビット線のプリチャージ回路、ＳＡ１，ＳＡ２はセンス
増幅器である。
【０００８】図８にこの強誘電体メモリ装置の動作タイ
ミングチャートを示す。以下、図７及び図８を参照しつ
つ、ワード線ＷＬ１が選択され、メモリセルＭＣａ１１
に注目した場合の読み出し動作および書き込み動作につ
いて説明する。なお、以下の説明において、とくにこと
わりのないかぎり、高レベル“Ｈ”に相当するレベル
は、外部から供給される電源電圧、または内部に設けら
れた電圧発生回路で発生させる電圧のいずれかであり、
低レベル“Ｌ”に相当するレベルは接地電位であるとす
る。また、参考として、Ｔ１〜Ｔ６の各期間終了時点で
のキャパシタＣ１，Ｃ２の分極状態を示す。
ミングチャートを示す。以下、図７及び図８を参照しつ
つ、ワード線ＷＬ１が選択され、メモリセルＭＣａ１１
に注目した場合の読み出し動作および書き込み動作につ
いて説明する。なお、以下の説明において、とくにこと
わりのないかぎり、高レベル“Ｈ”に相当するレベル
は、外部から供給される電源電圧、または内部に設けら
れた電圧発生回路で発生させる電圧のいずれかであり、
低レベル“Ｌ”に相当するレベルは接地電位であるとす
る。また、参考として、Ｔ１〜Ｔ６の各期間終了時点で
のキャパシタＣ１，Ｃ２の分極状態を示す。
【０００９】図８中、Ｔ１〜Ｔ３の期間は、メモリセル
ＭＣａ１１からデータを読みだすときの動作である。ま
ず、期間Ｔ１で、プリチャージ制御信号ＰＣを低レベル
にすることにより、ビット線のプリチャージを解除す
る。ここでは、ビット線のプリチャージレベルは接地電
位（Ｌ）としている。次に、期間Ｔ２において、ワード
線ＷＬ１とプレート線ＰＬ１とをそれぞれ高レベル
（Ｈ）に上げ、メモリセルＭＣａ１１からビット線ＢＬ
１１，ＢＬ１２上にデータを出力する。このとき出力さ
れるデータ信号は、キャパシタＣ１，Ｃ２内部の分極状
態に応じて決まり、図８では例として、データ“１”が
読み出されている様子を示している。その後、期間Ｔ３
において、センス増幅活性化信号ＳＥを活性化し、ビッ
ト線ＢＬ１１，ＢＬ１２間の差電圧をセンス増幅する。
ＭＣａ１１からデータを読みだすときの動作である。ま
ず、期間Ｔ１で、プリチャージ制御信号ＰＣを低レベル
にすることにより、ビット線のプリチャージを解除す
る。ここでは、ビット線のプリチャージレベルは接地電
位（Ｌ）としている。次に、期間Ｔ２において、ワード
線ＷＬ１とプレート線ＰＬ１とをそれぞれ高レベル
（Ｈ）に上げ、メモリセルＭＣａ１１からビット線ＢＬ
１１，ＢＬ１２上にデータを出力する。このとき出力さ
れるデータ信号は、キャパシタＣ１，Ｃ２内部の分極状
態に応じて決まり、図８では例として、データ“１”が
読み出されている様子を示している。その後、期間Ｔ３
において、センス増幅活性化信号ＳＥを活性化し、ビッ
ト線ＢＬ１１，ＢＬ１２間の差電圧をセンス増幅する。
【００１０】続く期間Ｔ４〜Ｔ６は、読み出したデータ
をメモリセルＭＣａ１１に再度書き戻す動作である。期
間Ｔ２の時点で、読み出されたメモリセルＭＣａ１１の
データは破壊されているので、このように再書き込み動
作が必要となる。なお、外部から入力されるデータをメ
モリセルＭＣａ１１に書き込む場合には、期間Ｔ３に、
ビット線ＢＬ１１，ＢＬ１２上に、所望のデータに対応
する電圧を設定してから、次の期間Ｔ４以降の動作を行
う。
をメモリセルＭＣａ１１に再度書き戻す動作である。期
間Ｔ２の時点で、読み出されたメモリセルＭＣａ１１の
データは破壊されているので、このように再書き込み動
作が必要となる。なお、外部から入力されるデータをメ
モリセルＭＣａ１１に書き込む場合には、期間Ｔ３に、
ビット線ＢＬ１１，ＢＬ１２上に、所望のデータに対応
する電圧を設定してから、次の期間Ｔ４以降の動作を行
う。
【００１１】期間Ｔ４において、プレート線ＰＬ１を低
レベルにする。次の期間Ｔ５において、センス増幅活性
化信号ＳＥを低レベルとすることによりセンス増幅器Ｓ
Ａ１を非活性化し、さらにプリチャージ制御信号ＰＣを
高レベルとして、ビット線のレベルを接地電位とする。
こうすることにより、メモリセルＭＣａ１１のキャパシ
タＣ１，Ｃ２の分極を、データ読み出しの期間Ｔ１の状
態に戻すことができる。最後に、ワード線ＷＬ１を低レ
ベルに下げ、メモリセルＭＣａ１１のトランジスタＱ
１，Ｑ２を非導通にしてメモリセルＭＣａ１１へのアク
セス動作を完了する。
レベルにする。次の期間Ｔ５において、センス増幅活性
化信号ＳＥを低レベルとすることによりセンス増幅器Ｓ
Ａ１を非活性化し、さらにプリチャージ制御信号ＰＣを
高レベルとして、ビット線のレベルを接地電位とする。
こうすることにより、メモリセルＭＣａ１１のキャパシ
タＣ１，Ｃ２の分極を、データ読み出しの期間Ｔ１の状
態に戻すことができる。最後に、ワード線ＷＬ１を低レ
ベルに下げ、メモリセルＭＣａ１１のトランジスタＱ
１，Ｑ２を非導通にしてメモリセルＭＣａ１１へのアク
セス動作を完了する。
【００１２】ここで、上記の回路動作と、キャパシタＣ
１，Ｃ２の特性との関係について説明する。例えば、図
８の期間Ｔ２で、ワード線ＷＬ１を高レベルとしてトラ
ンジスタＱ１，Ｑ２を導通させて、プレート線ＰＬ１を
高レベルに立ち上げた状態は、図６において、キャパシ
タＣ１，Ｃ２に−Ｖｅの電圧をかけた状態に相当する。
このとき、Ｑ1 またはＱ0 の電荷がビット線ＢＬ１１上
に出力される。ところで、このままの状態では、データ
“１”，“０”いずれが記憶されていた場合でも、キャ
パシタＣ１，Ｃ２の分極状態は、図６に示すｈ点にあっ
て、“１”または“０”の区別ができない。そこで、読
み出された“１”，“０”データに応じて、キャパシタ
Ｃ１，Ｃ２に＋Ｖｅ，０の電圧をかけて、データを書き
戻す動作が必要である。これが、図８の期間Ｔ４に相当
する。このように、強誘電体メモリセルを用いて、不揮
発性記憶動作を実現するためには、キャパシタＣ１，Ｃ
２の両電極間に、正負両方向の電圧をかける必要があ
る。
１，Ｃ２の特性との関係について説明する。例えば、図
８の期間Ｔ２で、ワード線ＷＬ１を高レベルとしてトラ
ンジスタＱ１，Ｑ２を導通させて、プレート線ＰＬ１を
高レベルに立ち上げた状態は、図６において、キャパシ
タＣ１，Ｃ２に−Ｖｅの電圧をかけた状態に相当する。
このとき、Ｑ1 またはＱ0 の電荷がビット線ＢＬ１１上
に出力される。ところで、このままの状態では、データ
“１”，“０”いずれが記憶されていた場合でも、キャ
パシタＣ１，Ｃ２の分極状態は、図６に示すｈ点にあっ
て、“１”または“０”の区別ができない。そこで、読
み出された“１”，“０”データに応じて、キャパシタ
Ｃ１，Ｃ２に＋Ｖｅ，０の電圧をかけて、データを書き
戻す動作が必要である。これが、図８の期間Ｔ４に相当
する。このように、強誘電体メモリセルを用いて、不揮
発性記憶動作を実現するためには、キャパシタＣ１，Ｃ
２の両電極間に、正負両方向の電圧をかける必要があ
る。
【００１３】さらに、メモリ記憶容量の高密度化をねら
い、１つのトランジスタと１つの強誘電体材料によるキ
ャパシタとでメモリセルを構成する（１Ｔ／１Ｃ型とよ
ぶ）メモリ装置もある。
い、１つのトランジスタと１つの強誘電体材料によるキ
ャパシタとでメモリセルを構成する（１Ｔ／１Ｃ型とよ
ぶ）メモリ装置もある。
【００１４】図９に１Ｔ／１Ｃ型の強誘電体メモリセル
の回路を示す。今後、すでに説明した図面で用いられた
回路要素に対応するものは同じ記号を用い、その説明を
省略する。図１０には、強誘電体材料によるキャパシタ
Ｃのヒステリシス特性モデルを示す。１Ｔ／１Ｃ型のメ
モリセルＭＣでは、２Ｔ／２Ｃ型のメモリセルＭＣａと
異なり、強誘電体の２つの安定状態ｅ点及びａ点をそれ
ぞれデータ“１”，“０”に対応させる。
の回路を示す。今後、すでに説明した図面で用いられた
回路要素に対応するものは同じ記号を用い、その説明を
省略する。図１０には、強誘電体材料によるキャパシタ
Ｃのヒステリシス特性モデルを示す。１Ｔ／１Ｃ型のメ
モリセルＭＣでは、２Ｔ／２Ｃ型のメモリセルＭＣａと
異なり、強誘電体の２つの安定状態ｅ点及びａ点をそれ
ぞれデータ“１”，“０”に対応させる。
【００１５】１Ｔ／１Ｃ型のメモリセルＭＣを用いた強
誘電体メモリ装置（第２の例）のメモリセルアレイ及び
その周辺の部分回路例を図１１に示す。この場合は、メ
モリセルＭＣ１１〜ＭＣ２ｍからの信号電圧は、例えば
メモリセルＭＣ１１が選択された場合には、ビット線Ｂ
Ｌ１１上のみに現れる。このように、１Ｔ／１Ｃ型メモ
リセルを用いるときには、２Ｔ／２Ｃ型の場合と異な
り、センス増幅動作を行う際の基準レベルを、特別な手
段を設けて、対となるビット線ＢＬ１２上に発生させる
必要がある。図１１には、そのための基準レベルを発生
回路ＲＬＣ１１，ＲＬＣ１２，ＲＬＣ２１，ＲＬＣ２２
と、基準レベル発生制御信号ＲＬ１，ＲＬ２とが付加さ
れている。基準レベルの具体的な発生方法は、例えば、
前述の文献、１９９４年ＩＳＳＣＣ予稿集２６８ページ
記載のものがある。この基準レベル発生方法の要点は、
メモリセルＭＣからデータ“１”に対応する信号を読み
出したときのビット線電圧と、データ“０”に対応する
信号を読み出したときのビット線電圧との中間の電圧を
発生することである。
誘電体メモリ装置（第２の例）のメモリセルアレイ及び
その周辺の部分回路例を図１１に示す。この場合は、メ
モリセルＭＣ１１〜ＭＣ２ｍからの信号電圧は、例えば
メモリセルＭＣ１１が選択された場合には、ビット線Ｂ
Ｌ１１上のみに現れる。このように、１Ｔ／１Ｃ型メモ
リセルを用いるときには、２Ｔ／２Ｃ型の場合と異な
り、センス増幅動作を行う際の基準レベルを、特別な手
段を設けて、対となるビット線ＢＬ１２上に発生させる
必要がある。図１１には、そのための基準レベルを発生
回路ＲＬＣ１１，ＲＬＣ１２，ＲＬＣ２１，ＲＬＣ２２
と、基準レベル発生制御信号ＲＬ１，ＲＬ２とが付加さ
れている。基準レベルの具体的な発生方法は、例えば、
前述の文献、１９９４年ＩＳＳＣＣ予稿集２６８ページ
記載のものがある。この基準レベル発生方法の要点は、
メモリセルＭＣからデータ“１”に対応する信号を読み
出したときのビット線電圧と、データ“０”に対応する
信号を読み出したときのビット線電圧との中間の電圧を
発生することである。
【００１６】図１２に図１１の回路の動作タイミングチ
ャートを示す。図８に示した２Ｔ／２Ｃ型メモリセルの
動作とほぼ同様であるが、例えば、ビット線ＢＬ１１に
信号を読み出す場合、対となるビット線ＢＬ１２上に基
準レベルを発生させるため、基準レベル発生回路ＲＬＣ
１２の制御動作が加わっている。
ャートを示す。図８に示した２Ｔ／２Ｃ型メモリセルの
動作とほぼ同様であるが、例えば、ビット線ＢＬ１１に
信号を読み出す場合、対となるビット線ＢＬ１２上に基
準レベルを発生させるため、基準レベル発生回路ＲＬＣ
１２の制御動作が加わっている。
【００１７】上に述べた従来の強誘電体メモリ装置（第
１の例，第２の例）では、強誘電体材料によるキャパシ
タＣ１，Ｃ２，Ｃの両電極間に正負両方向の電圧をかけ
るために、プレート線ＰＬ１〜ＰＬｍの電圧を低レベル
→高レベルまたは高レベル→低レベルにクロッキングさ
せていた。強誘電体材料は、通常大きな比誘電率をもつ
ため、そのキャパシタの容量値ＣS は大きくなる。一
方、プレート線には、一般に強誘電体材料（膜）との整
合性からＡｕ，Ｐｔ，Ｒｕなどの貴金属が用いられる。
これらの貴金属は、加工性の問題から膜厚を厚くするこ
とが難しく、また、配線幅を広げることは微細化による
メモリ容量高密度化の観点から不利である。したがっ
て、プレート線の配線抵抗ＲPLを低くすることが困難で
あり、その時定数が大きくなるため、プレート線のクロ
ッキングに要する遅延時間が、強誘電体メモリ装置の動
作の高速化を妨げる要因となっていた。また、その充放
電のための消費電力も増大していた。
１の例，第２の例）では、強誘電体材料によるキャパシ
タＣ１，Ｃ２，Ｃの両電極間に正負両方向の電圧をかけ
るために、プレート線ＰＬ１〜ＰＬｍの電圧を低レベル
→高レベルまたは高レベル→低レベルにクロッキングさ
せていた。強誘電体材料は、通常大きな比誘電率をもつ
ため、そのキャパシタの容量値ＣS は大きくなる。一
方、プレート線には、一般に強誘電体材料（膜）との整
合性からＡｕ，Ｐｔ，Ｒｕなどの貴金属が用いられる。
これらの貴金属は、加工性の問題から膜厚を厚くするこ
とが難しく、また、配線幅を広げることは微細化による
メモリ容量高密度化の観点から不利である。したがっ
て、プレート線の配線抵抗ＲPLを低くすることが困難で
あり、その時定数が大きくなるため、プレート線のクロ
ッキングに要する遅延時間が、強誘電体メモリ装置の動
作の高速化を妨げる要因となっていた。また、その充放
電のための消費電力も増大していた。
【００１８】そこで、プレート線の電位を固定し、動作
の高速化及び消費電力の低減をはかるようにした例（第
３の例，例えば、特開平２−１１０８９５号公報参照）
がある。
の高速化及び消費電力の低減をはかるようにした例（第
３の例，例えば、特開平２−１１０８９５号公報参照）
がある。
【００１９】この強誘電体メモリ装置（第３の例）は、
プレート線の電位を、低レベルの接地電位と高レベルの
電源電圧の中間電圧に常時固定しておくと共に、読み出
し，書き込み（再書き込みを含む）動作時以外のスタン
バイ時にはビット線（対）も中間電圧としておき、読み
出し動作時には、ビット線（対）を低レベル（接地電
位）又は高レベル（電源電圧）にしてメモリセルのキャ
パシタの両電極間に−Ｖｅ又は＋Ｖｅを与えてその分極
状態に応じた電荷量のデータをビット線（対）に読み出
し、続いてこのビット線（対）に読み出された信号をそ
のレベルに応じて電源電圧，接地電位まで増幅すること
により読み出し信号のレベルを高レベルの“１”レベ
ル、低レベルの“０”レベルに確定すると共に再書き込
み動作を行い、再びビット線（対）を中間電位とするこ
とにより、一連の読み出し，再書き込み動作を終了す
る。
プレート線の電位を、低レベルの接地電位と高レベルの
電源電圧の中間電圧に常時固定しておくと共に、読み出
し，書き込み（再書き込みを含む）動作時以外のスタン
バイ時にはビット線（対）も中間電圧としておき、読み
出し動作時には、ビット線（対）を低レベル（接地電
位）又は高レベル（電源電圧）にしてメモリセルのキャ
パシタの両電極間に−Ｖｅ又は＋Ｖｅを与えてその分極
状態に応じた電荷量のデータをビット線（対）に読み出
し、続いてこのビット線（対）に読み出された信号をそ
のレベルに応じて電源電圧，接地電位まで増幅すること
により読み出し信号のレベルを高レベルの“１”レベ
ル、低レベルの“０”レベルに確定すると共に再書き込
み動作を行い、再びビット線（対）を中間電位とするこ
とにより、一連の読み出し，再書き込み動作を終了す
る。
【００２０】この強誘電体メモリ装置では、プレート線
のクロッキングがないので、動作の高速化及び消費電力
の低減をはかることができる。
のクロッキングがないので、動作の高速化及び消費電力
の低減をはかることができる。
【００２１】以上に述べたように、これら強誘電体メモ
リ装置（第１〜第３の例）の読み出しまたは書き込み動
作を行うと、強誘電体の分極が反転することになる。こ
こで、分極反転とは、図６で、強誘電体の分極状態がｆ
点からｇ点、またはｂ点からｃ点へ移ることである。こ
の分極反転が繰り返されると、その強誘電体から読み出
される電荷（図６におけるＱ1 ）が少なくなる「強誘電
体膜疲労」と呼ばれる現象が報告されている（例えば、
日経エレクトロニクス、１９９３年５月２４日号、７７
〜１００頁、「誘電体セラミックがＬＳＩに載る」参
照）。このことは、強誘電体メモリ装置に対する読み出
しまたは書き込み動作を多数回繰り返すうちに、記憶デ
ータが破壊されてしまうことを意味する。
リ装置（第１〜第３の例）の読み出しまたは書き込み動
作を行うと、強誘電体の分極が反転することになる。こ
こで、分極反転とは、図６で、強誘電体の分極状態がｆ
点からｇ点、またはｂ点からｃ点へ移ることである。こ
の分極反転が繰り返されると、その強誘電体から読み出
される電荷（図６におけるＱ1 ）が少なくなる「強誘電
体膜疲労」と呼ばれる現象が報告されている（例えば、
日経エレクトロニクス、１９９３年５月２４日号、７７
〜１００頁、「誘電体セラミックがＬＳＩに載る」参
照）。このことは、強誘電体メモリ装置に対する読み出
しまたは書き込み動作を多数回繰り返すうちに、記憶デ
ータが破壊されてしまうことを意味する。
【００２２】この問題に対処する１つの方法として、例
えば図１１の回路において、通電中は強誘電体材料によ
るキャパシタの分極を反転させずにデータの読み出しま
たは書き込み動作を行うようにした方法がある（第４の
例）。この方法の動作タイミングチャートの一例を図１
３に示す。参考として、データ“１”読み出し、“０”
読み出しに対する、Ｔ１〜Ｔ６の各期間終了時点でのキ
ャパシタＣの分極状態を示してある。
えば図１１の回路において、通電中は強誘電体材料によ
るキャパシタの分極を反転させずにデータの読み出しま
たは書き込み動作を行うようにした方法がある（第４の
例）。この方法の動作タイミングチャートの一例を図１
３に示す。参考として、データ“１”読み出し、“０”
読み出しに対する、Ｔ１〜Ｔ６の各期間終了時点でのキ
ャパシタＣの分極状態を示してある。
【００２３】図１３の動作について説明する。前述の強
誘電体を分極反転させる動作方法と異なり、データ
“０”，“１”を図１３のような分極状態に対応させ
る。ビット線ＢＬ１１，ＢＬ１２のプリチャージ電圧
は、電源電圧と接地電位の中間の電圧、例えば、電源電
圧の１／２とする。この状態から、期間Ｔ１でプリチャ
ージ制御信号ＰＣを低レベルに下げ、ビット線のプリチ
ャージを解除した後、期間Ｔ２でワード線ＷＬ１を高レ
ベルに上げる。ここで、メモリセル（例えばＭＣ１１）
に記憶されているデータ“１”または“０”に応じて、
それぞれキャパシタＣからビット線（ＢＬ１１）に電流
が流れる、またはビット線（ＢＬ１１）からキャパシタ
Ｃへ電流が流れる。これにより、ビット線（ＢＬ１１）
の電圧が変わり、これと対をなすビット線（ＢＬ１２）
との電圧との差をセンス増幅器（ＳＡ１）で増幅する
（期間Ｔ３）。その後、期間Ｔ５でワード線ＷＬ１を低
レベルに戻し、期間Ｔ６でビット線（ＢＬ１１，ＢＬ１
２）をプリチャージ状態に戻して読み出しまたは書き込
み動作を終了する。
誘電体を分極反転させる動作方法と異なり、データ
“０”，“１”を図１３のような分極状態に対応させ
る。ビット線ＢＬ１１，ＢＬ１２のプリチャージ電圧
は、電源電圧と接地電位の中間の電圧、例えば、電源電
圧の１／２とする。この状態から、期間Ｔ１でプリチャ
ージ制御信号ＰＣを低レベルに下げ、ビット線のプリチ
ャージを解除した後、期間Ｔ２でワード線ＷＬ１を高レ
ベルに上げる。ここで、メモリセル（例えばＭＣ１１）
に記憶されているデータ“１”または“０”に応じて、
それぞれキャパシタＣからビット線（ＢＬ１１）に電流
が流れる、またはビット線（ＢＬ１１）からキャパシタ
Ｃへ電流が流れる。これにより、ビット線（ＢＬ１１）
の電圧が変わり、これと対をなすビット線（ＢＬ１２）
との電圧との差をセンス増幅器（ＳＡ１）で増幅する
（期間Ｔ３）。その後、期間Ｔ５でワード線ＷＬ１を低
レベルに戻し、期間Ｔ６でビット線（ＢＬ１１，ＢＬ１
２）をプリチャージ状態に戻して読み出しまたは書き込
み動作を終了する。
【００２４】プレート線の電圧は、接地電位でなく電源
電圧でもよい。このような場合、プレート線以外の各部
は図１３と変らず、また分極状態はそれぞれを１８０°
回転させ、かつデータ“１”，“０”を入れ換えた状態
となる。
電圧でもよい。このような場合、プレート線以外の各部
は図１３と変らず、また分極状態はそれぞれを１８０°
回転させ、かつデータ“１”，“０”を入れ換えた状態
となる。
【００２５】以上の動作の要点は、プレート線を接地電
位または電源電圧に固定し、ビット線対の電圧スイング
を接地電位と電源電圧との間とすることで、強誘電体材
料によるキャパシタＣの両電極間にかかる電界の向きを
一方向のみとして分極反転させない、というものであ
る。この場合、キャパシタＣは、通常の常誘電体キャパ
シタとして働いており、通常のダイナミックランダムア
クセスメモリ（ＤＲＡＭ）と同じ動作をすることにな
る。この動作を行う限り、分極反転は起こらないため、
読み出しまたは書き込み動作を繰り返しても、強誘電体
膜疲労による記憶データの破壊という問題は生じない。
位または電源電圧に固定し、ビット線対の電圧スイング
を接地電位と電源電圧との間とすることで、強誘電体材
料によるキャパシタＣの両電極間にかかる電界の向きを
一方向のみとして分極反転させない、というものであ
る。この場合、キャパシタＣは、通常の常誘電体キャパ
シタとして働いており、通常のダイナミックランダムア
クセスメモリ（ＤＲＡＭ）と同じ動作をすることにな
る。この動作を行う限り、分極反転は起こらないため、
読み出しまたは書き込み動作を繰り返しても、強誘電体
膜疲労による記憶データの破壊という問題は生じない。
【００２６】ただし、上記のような動作を行う場合、電
源を切断し、キャパシタＣの両電極間にかかる電界が０
になると、データ“１”，“０”とも、分極状態は図６
のｅ点（又はａ点）になるため、両者を区別できなくな
る。すなわち、電源を切断すると、記憶データが破壊す
るため、揮発性である。
源を切断し、キャパシタＣの両電極間にかかる電界が０
になると、データ“１”，“０”とも、分極状態は図６
のｅ点（又はａ点）になるため、両者を区別できなくな
る。すなわち、電源を切断すると、記憶データが破壊す
るため、揮発性である。
【００２７】以下、強誘電体の分極を反転させ、不揮発
性記憶動作を実現する動作を「不揮発性動作モード」と
呼び、分極を反転させないかわりに記憶が揮発性となる
動作を「揮発性動作モード」と呼ぶことにする。
性記憶動作を実現する動作を「不揮発性動作モード」と
呼び、分極を反転させないかわりに記憶が揮発性となる
動作を「揮発性動作モード」と呼ぶことにする。
【００２８】
【発明が解決しようとする課題】上述した従来の強誘電
体メモリ装置は、第１及び第２の例では、プレート線を
クロッキングするために動作の高速化が困難であり、か
つ消費電力が増大するという問題点があり、第３の例で
は、プレート線を中間電圧に常時固定しておくので、動
作の高速化、消費電力の低減をはかることはできるもの
の、常時、中間電圧を発生してプレート線に供給するた
め、その分消費電力が増大するという問題点がある。ま
た、これら第１〜第３の例では、分極反転がくり返し行
われるので、強誘電体膜疲労を起し記憶データが破壊さ
れてしまうという問題点があり、強誘電体膜疲労を起さ
ないようにした第４の例では、メモリセルのキャパシタ
を通常のＤＲＡＭと同様に常誘電体キャパシタとして動
作させるため、電源を切断すると記憶データが破壊して
しまう、という問題点がある。
体メモリ装置は、第１及び第２の例では、プレート線を
クロッキングするために動作の高速化が困難であり、か
つ消費電力が増大するという問題点があり、第３の例で
は、プレート線を中間電圧に常時固定しておくので、動
作の高速化、消費電力の低減をはかることはできるもの
の、常時、中間電圧を発生してプレート線に供給するた
め、その分消費電力が増大するという問題点がある。ま
た、これら第１〜第３の例では、分極反転がくり返し行
われるので、強誘電体膜疲労を起し記憶データが破壊さ
れてしまうという問題点があり、強誘電体膜疲労を起さ
ないようにした第４の例では、メモリセルのキャパシタ
を通常のＤＲＡＭと同様に常誘電体キャパシタとして動
作させるため、電源を切断すると記憶データが破壊して
しまう、という問題点がある。
【００２９】本発明の第１の目的は、動作の高速化及び
消費電力の低減をはかった不揮発性記憶動作の強誘電体
メモリ装置を提供することにあり、第２の目的として、
動作の高速化及び消費電力の低減をはかると共に強誘電
体膜疲労を軽減する強誘電体メモリ装置を提供すること
にある。
消費電力の低減をはかった不揮発性記憶動作の強誘電体
メモリ装置を提供することにあり、第２の目的として、
動作の高速化及び消費電力の低減をはかると共に強誘電
体膜疲労を軽減する強誘電体メモリ装置を提供すること
にある。
【００３０】
【課題を解決するための手段】本発明の強誘電体メモリ
装置は、強誘電体材料によるキャパシタとソース，ドレ
インのうちの一方を前記キャパシタの一方の電極に接続
するトランジスタとを備え行方向，列方向に配置された
複数のメモリセル、これら複数のメモリセルの各行それ
ぞれと対応して設けられ対応する行の各メモリセルのト
ランジスタのゲートと接続して選択レベルのときこれら
メモリセルを選択状態とする複数のワード線、前記複数
のメモリセルの各列それぞれと対応して設けられ対応す
る列の各メモリセルのトランジスタのソース，ドレイン
のうちの他方と接続する複数のビット線、前記複数のメ
モリセルそれぞれのキャパシタの他方の電極と接続する
プレート線、プリチャージ制御信号に従って前記複数の
ビット線を２値情報の２つのレベルそれぞれと対応する
第１及び第２の電圧のうちの一方の電圧にプリチャージ
するプリチャージ回路、前記複数のビット線それぞれと
対応して設けられセンス増幅活性化信号に従って活性化
し対応するビット線の信号を基準レベルと比較しこの比
較結果により前記第１及び第２の電圧のうちの一方の電
圧まで増幅する複数のセンス増幅器、並びにビット線中
間電圧設定信号に従って前記複数のビット線を前記第１
及び第２の電圧の中間電圧に設定する中間電圧設定手段
をそれぞれ含む第１及び第２のメモリブロックと、予め
設定された動作モードの期間とその遷移期間とを含む期
間以外のスタンバイ状態の期間には前記第１及び第２の
メモリブロックそれぞれのプレート線を前記第１及び第
２の電圧のうちの一方の電圧に保持し、前記スタンバイ
状態の期間から前記動作モードのうちの第１の動作モー
ドへの遷移期間には前記第１及び第２のメモリブロック
のうちの一方のプレート線を前記第１及び第２の電圧の
うちの一方の電圧に他方のプレート線を他方の電圧にし
たのち、これらプレート線間を接続して前記第１及び第
２の電圧の中間電圧にし、前記第１の動作モードから前
記スタンバイ状態に戻る遷移期間には前記第１及び第２
のメモリブロックのプレート線間を非接続状態にしてこ
れらプレート線を前記第１及び第２の電圧のうちの一方
の電圧にするプレート線電圧制御回路と、前記第１の動
作モードの期間には、前記プリチャージ制御信号を活性
化レベルから非活性レベルへと変化させたのち前記複数
のワード線のうちの所定のワード線を選択レベルとして
前記センス増幅活性化信号を所定の期間活性レベルと
し、続いて前記ビット線中間電圧設定信号を活性化レベ
ルとしてこの活性化レベルの期間中に前記選択レベルの
ワード線を非選択レベルとし、この後前記プリチャージ
制御信号を活性化レベル、前記ビット線中間電圧設定信
号を非活性化レベルとする制御回路とを有している。
装置は、強誘電体材料によるキャパシタとソース，ドレ
インのうちの一方を前記キャパシタの一方の電極に接続
するトランジスタとを備え行方向，列方向に配置された
複数のメモリセル、これら複数のメモリセルの各行それ
ぞれと対応して設けられ対応する行の各メモリセルのト
ランジスタのゲートと接続して選択レベルのときこれら
メモリセルを選択状態とする複数のワード線、前記複数
のメモリセルの各列それぞれと対応して設けられ対応す
る列の各メモリセルのトランジスタのソース，ドレイン
のうちの他方と接続する複数のビット線、前記複数のメ
モリセルそれぞれのキャパシタの他方の電極と接続する
プレート線、プリチャージ制御信号に従って前記複数の
ビット線を２値情報の２つのレベルそれぞれと対応する
第１及び第２の電圧のうちの一方の電圧にプリチャージ
するプリチャージ回路、前記複数のビット線それぞれと
対応して設けられセンス増幅活性化信号に従って活性化
し対応するビット線の信号を基準レベルと比較しこの比
較結果により前記第１及び第２の電圧のうちの一方の電
圧まで増幅する複数のセンス増幅器、並びにビット線中
間電圧設定信号に従って前記複数のビット線を前記第１
及び第２の電圧の中間電圧に設定する中間電圧設定手段
をそれぞれ含む第１及び第２のメモリブロックと、予め
設定された動作モードの期間とその遷移期間とを含む期
間以外のスタンバイ状態の期間には前記第１及び第２の
メモリブロックそれぞれのプレート線を前記第１及び第
２の電圧のうちの一方の電圧に保持し、前記スタンバイ
状態の期間から前記動作モードのうちの第１の動作モー
ドへの遷移期間には前記第１及び第２のメモリブロック
のうちの一方のプレート線を前記第１及び第２の電圧の
うちの一方の電圧に他方のプレート線を他方の電圧にし
たのち、これらプレート線間を接続して前記第１及び第
２の電圧の中間電圧にし、前記第１の動作モードから前
記スタンバイ状態に戻る遷移期間には前記第１及び第２
のメモリブロックのプレート線間を非接続状態にしてこ
れらプレート線を前記第１及び第２の電圧のうちの一方
の電圧にするプレート線電圧制御回路と、前記第１の動
作モードの期間には、前記プリチャージ制御信号を活性
化レベルから非活性レベルへと変化させたのち前記複数
のワード線のうちの所定のワード線を選択レベルとして
前記センス増幅活性化信号を所定の期間活性レベルと
し、続いて前記ビット線中間電圧設定信号を活性化レベ
ルとしてこの活性化レベルの期間中に前記選択レベルの
ワード線を非選択レベルとし、この後前記プリチャージ
制御信号を活性化レベル、前記ビット線中間電圧設定信
号を非活性化レベルとする制御回路とを有している。
【００３１】また、第１及び第２の電圧のうちの一方が
接地電位であり他方が電源電圧であり、更に、複数のメ
モリセル，ワード線，ビット線それぞれが複数の第１及
び第２のメモリセル，ワード線，ビット線から成り、こ
れら第１（第２）のメモリセルは第１（第２）のワード
線により選択されて第１（第２）のビット線と接続しか
つこれら複数の第１及び第２のビット線は互いに対をな
して複数のビット線対を形成し、これらビット線対のう
ちの一方のビット線に選択されたメモリセルが接続され
たとき他方のビット線に基準レベルを発生する基準レベ
ル発生回路とを備え、センス増幅器を、これらビット線
間の差電圧を増幅する回路とし、中間電位設定手段を、
前記ビット線対間を接続してこれらビット線対を中間電
圧とする回路として構成される。
接地電位であり他方が電源電圧であり、更に、複数のメ
モリセル，ワード線，ビット線それぞれが複数の第１及
び第２のメモリセル，ワード線，ビット線から成り、こ
れら第１（第２）のメモリセルは第１（第２）のワード
線により選択されて第１（第２）のビット線と接続しか
つこれら複数の第１及び第２のビット線は互いに対をな
して複数のビット線対を形成し、これらビット線対のう
ちの一方のビット線に選択されたメモリセルが接続され
たとき他方のビット線に基準レベルを発生する基準レベ
ル発生回路とを備え、センス増幅器を、これらビット線
間の差電圧を増幅する回路とし、中間電位設定手段を、
前記ビット線対間を接続してこれらビット線対を中間電
圧とする回路として構成される。
【００３２】また、中間電圧発生回路を設け、プレート
線を中間電圧にしている期間に、前記中間電圧発生回路
からの中間電圧を前記プレート線に補充するようにして
構成される。
線を中間電圧にしている期間に、前記中間電圧発生回路
からの中間電圧を前記プレート線に補充するようにして
構成される。
【００３３】また、スタンバイ状態の期間及び第１の動
作モードの期間のうちの一方から予め設定された動作モ
ードのうちの第２の動作モードへの遷移期間に、プリチ
ャージ回路による複数のビット線のプリチャージ電圧を
第１及び第２の電圧の中間電圧としてこれら複数のビッ
ト線をこの中間電位にプリチャージし、プレート線電圧
制御回路により第１及び第２のメモリブロックのプレー
ト線のうちの一方を前記第１の電圧に他方を第２の電圧
にし、前記第２の動作モードの期間には、前記第１及び
第２のメモリブロックそれぞれのメモリセルのキャパシ
タに正負の電圧のうちの一方のみが印加され、常誘電体
キャパシタによるメモリセルを備えた通常のダイナミッ
クランダムアクセスメモリと同様の動作を行うようにし
て構成される。
作モードの期間のうちの一方から予め設定された動作モ
ードのうちの第２の動作モードへの遷移期間に、プリチ
ャージ回路による複数のビット線のプリチャージ電圧を
第１及び第２の電圧の中間電圧としてこれら複数のビッ
ト線をこの中間電位にプリチャージし、プレート線電圧
制御回路により第１及び第２のメモリブロックのプレー
ト線のうちの一方を前記第１の電圧に他方を第２の電圧
にし、前記第２の動作モードの期間には、前記第１及び
第２のメモリブロックそれぞれのメモリセルのキャパシ
タに正負の電圧のうちの一方のみが印加され、常誘電体
キャパシタによるメモリセルを備えた通常のダイナミッ
クランダムアクセスメモリと同様の動作を行うようにし
て構成される。
【００３４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００３５】図１は本発明の第１の実施例を示す回路
図、図２はこの実施例の動作を説明するための各部信号
のタイミング及びメモリセルのキャパシタの各期間の終
了時点の分極状態を示す図である。
図、図２はこの実施例の動作を説明するための各部信号
のタイミング及びメモリセルのキャパシタの各期間の終
了時点の分極状態を示す図である。
【００３６】第１及び第２のメモリブロック１ａ，１ｂ
それぞれは、強誘電体材料によるキャパシタＣとソー
ス，ドレインのうちの一方をキャパシタＣの一方の電極
に接続するトランジスタＱとを備え行方向，列方向に配
置された複数の第１及び第２のメモリセルＭＣ１，ＭＣ
２（図１２では１個ずつ表示）と、これら複数の第１及
び第２のメモリセルＭＣ１，ＭＣ２の各行それぞれと対
応して設けられ対応する行の各メモリセルのトランジス
タＱのゲートと接続して選択レベルのときこれらメモリ
セルを選択状態とする複数の第１及び第２のワード線Ｗ
Ｌ１，ＷＬ２（図１では１本ずつ表示）と、複数の第１
及び第２のメモリセルＭＣ１，ＭＣ２の各列それぞれと
対応して設けられ対応する列の各メモリセルのトランジ
スタＱのソース，ドレインのうちの他方と接続する複数
の互いに対をなす第１及び第２のビット線ＢＬ１，ＢＬ
２（図１では１本ずつ表示）と、複数の第１及び第２の
メモリセルＭＣ１，ＭＣ２それぞれのキャパシタの他方
の電極と接続するプレート線ＰＬａ（第１のメモリブロ
ック１ａの），ＰＬｂ（第２のメモリブロック１ｂの）
と、プリチャージ制御信号ＰＣに従って複数の第１及び
第２のビット線ＢＬ１，ＢＬ２を２値情報の２つのレベ
ルそれぞれと対応する第１及び第２の電圧（この実施例
では接地電位及び電源電圧Ｖｃｃ）のうちの一方の電圧
にプリチャージし、かつビット線バランス制御信号（ビ
ット線中間電位設定信号）ＢＬＢに従って複数の互いに
対をなす第１及び第２のビット線ＢＬ１，ＢＬ２間それ
ぞれを接続してこれらビット線を前記第１及び第２の電
圧の中間電圧に設定する中間電位設定手段を含むプリチ
ャージ・バランス回路ＰＢＣと、複数の互いに対をなす
第１及び第２のビット線それぞれと対応して設けられ対
をなす一方のビット線に選択されたメモリセルが接続さ
れたとき基準レベル発生信号ＲＬＧ１，ＲＬＧ２のうち
の一方により他方のビット線に基準レベルを発生する基
準レベル発生回路ＲＬＣと、複数の互いに対をなす第１
及び第２のビット線ＢＬ１，ＢＬ２それぞれと対応して
設けられセンス増幅活性化信号ＳＥに従って活性化し対
応するビット線の信号を対をなすビット線の基準レベル
と比較しこの比較結果により前記第１及び第２の電圧の
うちの一方の電圧まで増幅する複数のセンス増幅器ＳＡ
（図１では１個ずつ表示）とを備えている。
それぞれは、強誘電体材料によるキャパシタＣとソー
ス，ドレインのうちの一方をキャパシタＣの一方の電極
に接続するトランジスタＱとを備え行方向，列方向に配
置された複数の第１及び第２のメモリセルＭＣ１，ＭＣ
２（図１２では１個ずつ表示）と、これら複数の第１及
び第２のメモリセルＭＣ１，ＭＣ２の各行それぞれと対
応して設けられ対応する行の各メモリセルのトランジス
タＱのゲートと接続して選択レベルのときこれらメモリ
セルを選択状態とする複数の第１及び第２のワード線Ｗ
Ｌ１，ＷＬ２（図１では１本ずつ表示）と、複数の第１
及び第２のメモリセルＭＣ１，ＭＣ２の各列それぞれと
対応して設けられ対応する列の各メモリセルのトランジ
スタＱのソース，ドレインのうちの他方と接続する複数
の互いに対をなす第１及び第２のビット線ＢＬ１，ＢＬ
２（図１では１本ずつ表示）と、複数の第１及び第２の
メモリセルＭＣ１，ＭＣ２それぞれのキャパシタの他方
の電極と接続するプレート線ＰＬａ（第１のメモリブロ
ック１ａの），ＰＬｂ（第２のメモリブロック１ｂの）
と、プリチャージ制御信号ＰＣに従って複数の第１及び
第２のビット線ＢＬ１，ＢＬ２を２値情報の２つのレベ
ルそれぞれと対応する第１及び第２の電圧（この実施例
では接地電位及び電源電圧Ｖｃｃ）のうちの一方の電圧
にプリチャージし、かつビット線バランス制御信号（ビ
ット線中間電位設定信号）ＢＬＢに従って複数の互いに
対をなす第１及び第２のビット線ＢＬ１，ＢＬ２間それ
ぞれを接続してこれらビット線を前記第１及び第２の電
圧の中間電圧に設定する中間電位設定手段を含むプリチ
ャージ・バランス回路ＰＢＣと、複数の互いに対をなす
第１及び第２のビット線それぞれと対応して設けられ対
をなす一方のビット線に選択されたメモリセルが接続さ
れたとき基準レベル発生信号ＲＬＧ１，ＲＬＧ２のうち
の一方により他方のビット線に基準レベルを発生する基
準レベル発生回路ＲＬＣと、複数の互いに対をなす第１
及び第２のビット線ＢＬ１，ＢＬ２それぞれと対応して
設けられセンス増幅活性化信号ＳＥに従って活性化し対
応するビット線の信号を対をなすビット線の基準レベル
と比較しこの比較結果により前記第１及び第２の電圧の
うちの一方の電圧まで増幅する複数のセンス増幅器ＳＡ
（図１では１個ずつ表示）とを備えている。
【００３７】プレート線電圧制御回路２は、ソースを電
源電圧Ｖｃｃ供給端及び接地電位点と対応接続しゲート
にプレート線電圧供給信号ＰＶＳ１，ＰＶＳ２を対応し
て受けるトランジスタＱ２１，Ｑ２２と、プレート線電
圧供給制御信号ＰＬＣに従ってトランジスタＱ２１のド
レインとプレート線ＰＬａとの間及びトランジスタＱ２
２のドレインとプレート線ＰＬｂとの間の接続制御を行
うトランスファゲートＴＧ２１，ＴＧ２２及びインバー
タＩＶ２１，ＩＶ２２と、ソース，ドレインをプレート
線ＰＬａ，ＰＬｂ間に接続しゲートにプレート線バラン
ス制御信号ＰＬＣを受けるトランジスタＱ２３とを備
え、予め設定された動作モードの期間とその遷移期間と
を含む期間以外のスタンバイ状態の期間には第１及び第
２のメモリブロック１ａ，１ｂそれぞれのプレート線Ｐ
Ｌａ，ＰＬｂを前記第１及び第２の電圧のうちの一方の
電圧に保持し、スタンバイ状態の期間から前記動作モー
ドのうちの第１の動作モード（不揮発性動作モード）へ
の遷移期間には第１及び第２のメモリブロック１ａ，１
ｂのうちの一方のプレート線（例えばＰＬａ）を前記第
１及び第２の電圧のうちの一方の電圧に他方のプレート
線（ＰＬｂ）を他方の電圧にしたのち、これらプレート
線ＰＬａ，ＰＬｂ間を接続して前記第１及び第２の電圧
の中間電圧にし、前記第１の動作モードからスタンバイ
状態に戻る遷移期間には前記第１及び第２のメモリブロ
ックのプレート線間を非接続状態にしてこれらプレート
線ＰＬａ，ＰＬｂを前記第１及び第２の電圧のうちの一
方の電圧にする。
源電圧Ｖｃｃ供給端及び接地電位点と対応接続しゲート
にプレート線電圧供給信号ＰＶＳ１，ＰＶＳ２を対応し
て受けるトランジスタＱ２１，Ｑ２２と、プレート線電
圧供給制御信号ＰＬＣに従ってトランジスタＱ２１のド
レインとプレート線ＰＬａとの間及びトランジスタＱ２
２のドレインとプレート線ＰＬｂとの間の接続制御を行
うトランスファゲートＴＧ２１，ＴＧ２２及びインバー
タＩＶ２１，ＩＶ２２と、ソース，ドレインをプレート
線ＰＬａ，ＰＬｂ間に接続しゲートにプレート線バラン
ス制御信号ＰＬＣを受けるトランジスタＱ２３とを備
え、予め設定された動作モードの期間とその遷移期間と
を含む期間以外のスタンバイ状態の期間には第１及び第
２のメモリブロック１ａ，１ｂそれぞれのプレート線Ｐ
Ｌａ，ＰＬｂを前記第１及び第２の電圧のうちの一方の
電圧に保持し、スタンバイ状態の期間から前記動作モー
ドのうちの第１の動作モード（不揮発性動作モード）へ
の遷移期間には第１及び第２のメモリブロック１ａ，１
ｂのうちの一方のプレート線（例えばＰＬａ）を前記第
１及び第２の電圧のうちの一方の電圧に他方のプレート
線（ＰＬｂ）を他方の電圧にしたのち、これらプレート
線ＰＬａ，ＰＬｂ間を接続して前記第１及び第２の電圧
の中間電圧にし、前記第１の動作モードからスタンバイ
状態に戻る遷移期間には前記第１及び第２のメモリブロ
ックのプレート線間を非接続状態にしてこれらプレート
線ＰＬａ，ＰＬｂを前記第１及び第２の電圧のうちの一
方の電圧にする。
【００３８】また、図１には示されていないが、前記第
１の動作モードの期間には、プリチャージ制御信号ＰＣ
を活性化レベル（高レベルＨ，電源電圧レベル）から非
活性レベル（低レベルＬ，接地電位レベル）へと変化さ
せたのち複数のワード線ＷＬ１，ＷＬ２のうちの所定の
ワード線を選択レベル（高レベルＨ）としてセンス増幅
活性化信号ＳＥを所定の期間活性レベル（高レベルＨ）
とし、続いて前記ビット線バランス制御信号ＢＬＢを活
性化レベル（高レベルＨ）としてこの活性化レベルの期
間中に選択レベルのワード線を非選択レベル（低レベル
Ｌ）とし、この後プリチャージ制御信号ＰＣを活性化レ
ベル、ビット線バランス制御信号ＢＬＢを非活性化レベ
ルとして各部を制御する制御回路を備えている。
１の動作モードの期間には、プリチャージ制御信号ＰＣ
を活性化レベル（高レベルＨ，電源電圧レベル）から非
活性レベル（低レベルＬ，接地電位レベル）へと変化さ
せたのち複数のワード線ＷＬ１，ＷＬ２のうちの所定の
ワード線を選択レベル（高レベルＨ）としてセンス増幅
活性化信号ＳＥを所定の期間活性レベル（高レベルＨ）
とし、続いて前記ビット線バランス制御信号ＢＬＢを活
性化レベル（高レベルＨ）としてこの活性化レベルの期
間中に選択レベルのワード線を非選択レベル（低レベル
Ｌ）とし、この後プリチャージ制御信号ＰＣを活性化レ
ベル、ビット線バランス制御信号ＢＬＢを非活性化レベ
ルとして各部を制御する制御回路を備えている。
【００３９】次にこの実施例の動作について説明する。
【００４０】まず、図２のＴ１の期間で、プレート線電
圧供給信号ＰＬＶＳ１，ＰＬＶＳ２をそれぞれ低レベ
ル，高レベルへと変化させ、また、プレート線電圧供給
制御信号ＰＬＣを高レベルとして、プレート線ＰＬａ，
ＰＬｂを接地電位からそれぞれ前記第１の電圧の電源電
圧Ｖｃｃ、および第２の電圧の接地電位とする。次にＴ
２の期間で、プレート線電圧供給制御信号ＰＬＣを低レ
ベルに下げ、プレート線バランス制御信号ＰＬＤを高レ
ベルに上げる。こうすることにより、プレート線ＰＬ
ａ，ＰＬｂはほぼ等しい寄生容量値を持つために、その
電圧は電源電圧Ｖｃｃと接地電位との中間電圧となる。
圧供給信号ＰＬＶＳ１，ＰＬＶＳ２をそれぞれ低レベ
ル，高レベルへと変化させ、また、プレート線電圧供給
制御信号ＰＬＣを高レベルとして、プレート線ＰＬａ，
ＰＬｂを接地電位からそれぞれ前記第１の電圧の電源電
圧Ｖｃｃ、および第２の電圧の接地電位とする。次にＴ
２の期間で、プレート線電圧供給制御信号ＰＬＣを低レ
ベルに下げ、プレート線バランス制御信号ＰＬＤを高レ
ベルに上げる。こうすることにより、プレート線ＰＬ
ａ，ＰＬｂはほぼ等しい寄生容量値を持つために、その
電圧は電源電圧Ｖｃｃと接地電位との中間電圧となる。
【００４１】以上のように、期間Ｔ１，Ｔ２による遷移
期間を経てプレート線ＰＬａ，ＰＬｂの電圧を中間電圧
に設定した後、強誘電体メモリセルに対して読み出しま
たは書き込み動作を行う。
期間を経てプレート線ＰＬａ，ＰＬｂの電圧を中間電圧
に設定した後、強誘電体メモリセルに対して読み出しま
たは書き込み動作を行う。
【００４２】まず、期間Ｔ３で、ビット線のプリチャー
ジ制御信号ＰＣを低レベルにすることにより、ビット線
ＢＬ１，ＢＬ２のプリチャージを解除する。ここで、ビ
ット線のプリチャージレベルは接地電位としている。次
に、期間Ｔ４において、ワード線ＷＬ１を高レベル（選
択レベル）に上げ、メモリセルＭＣ１からビット線ＢＬ
１上にデータを出力する。ここで、ビット線のプリチャ
ージレベルが接地電位、プレート線ＰＬａ（ＰＬｂ）が
中間電圧（Ｖｍとする）であるため、メモリセルＭＣ１
のトランジスタＱが導通状態となったときに、強誘電体
材料によるキャパシタＣの両電極間には、プレートＰＬ
ａからビット線ＢＬ１への方向を電圧の正の向きとし
て、ほぼ−Ｖｍの電圧がかかる。すると、キャパシタＣ
から分極状態に応じた信号電圧が、ビット線ＢＬ１上に
読み出される。同時に、対をなすビット線ＢＬ２上には
基準レベル発生回路ＲＬＣによって基準レベルを発生さ
せる。続く期間Ｔ５において、センス増幅活性化信号Ｓ
Ｅを活性化レベルとし、対をなすビット線ＢＬ１，ＢＬ
２との間の差電圧をセンス増幅する。
ジ制御信号ＰＣを低レベルにすることにより、ビット線
ＢＬ１，ＢＬ２のプリチャージを解除する。ここで、ビ
ット線のプリチャージレベルは接地電位としている。次
に、期間Ｔ４において、ワード線ＷＬ１を高レベル（選
択レベル）に上げ、メモリセルＭＣ１からビット線ＢＬ
１上にデータを出力する。ここで、ビット線のプリチャ
ージレベルが接地電位、プレート線ＰＬａ（ＰＬｂ）が
中間電圧（Ｖｍとする）であるため、メモリセルＭＣ１
のトランジスタＱが導通状態となったときに、強誘電体
材料によるキャパシタＣの両電極間には、プレートＰＬ
ａからビット線ＢＬ１への方向を電圧の正の向きとし
て、ほぼ−Ｖｍの電圧がかかる。すると、キャパシタＣ
から分極状態に応じた信号電圧が、ビット線ＢＬ１上に
読み出される。同時に、対をなすビット線ＢＬ２上には
基準レベル発生回路ＲＬＣによって基準レベルを発生さ
せる。続く期間Ｔ５において、センス増幅活性化信号Ｓ
Ｅを活性化レベルとし、対をなすビット線ＢＬ１，ＢＬ
２との間の差電圧をセンス増幅する。
【００４３】この強誘電体メモリ装置外部から入力した
データをメモリセルＭＣ１に書き込む場合には、期間Ｔ
６において、所望のデータに対応する電圧を対をなすビ
ット線ＢＬ１，ＢＬ２に設定して行う。期間Ｔ７におい
て、センス増幅活性化信号ＳＥを低レベルとすることに
よりセンス増幅器ＳＡを非活性状態とし、さらにビット
線バランス制御信号ＢＬＢを高レベルとして、ビット線
ＢＬ１，ＢＬ２のレベルをプレート線ＰＬａ，ＰＬｂと
同じ中間電圧（Ｖｍ）とする。こうすることにより、メ
モリセルＭＣ１のキャパシタＣの分極状態を、データ読
み出し前（期間Ｔ３）の状態に戻すことができる。
データをメモリセルＭＣ１に書き込む場合には、期間Ｔ
６において、所望のデータに対応する電圧を対をなすビ
ット線ＢＬ１，ＢＬ２に設定して行う。期間Ｔ７におい
て、センス増幅活性化信号ＳＥを低レベルとすることに
よりセンス増幅器ＳＡを非活性状態とし、さらにビット
線バランス制御信号ＢＬＢを高レベルとして、ビット線
ＢＬ１，ＢＬ２のレベルをプレート線ＰＬａ，ＰＬｂと
同じ中間電圧（Ｖｍ）とする。こうすることにより、メ
モリセルＭＣ１のキャパシタＣの分極状態を、データ読
み出し前（期間Ｔ３）の状態に戻すことができる。
【００４４】期間Ｔ８でワード線ＷＬ１を低レベルに下
げてメモリセルＭＣ１のトランジスタＱを非導通とした
後、期間Ｔ９で対をなすビット線ＢＬ１，ＢＬ２を接地
電位にプリチャージした状態にして、所定のメモリセル
へのアクセス動作を完了する。
げてメモリセルＭＣ１のトランジスタＱを非導通とした
後、期間Ｔ９で対をなすビット線ＢＬ１，ＢＬ２を接地
電位にプリチャージした状態にして、所定のメモリセル
へのアクセス動作を完了する。
【００４５】この実施例においては、第１の動作モード
の期間中、プレートＰＬａ，ＰＬｂが中間電位Ｖｍに固
定され、クロッキングする必要がないので、その分動作
の高速化と低消費電力化をはかることができる。また、
プレート線ＰＬａ，ＰＬｂへの中間電圧Ｖｍは、接地電
位及び電源電圧Ｖｃｃにあったプレート線ＰＬａ，ＰＬ
ｂを接続することにより得るようにしているので、電源
電圧Ｖｃｃを降圧して中間電圧Ｖｍを発生しプレート線
に供給する方法に比べ、消費電力の無駄がはぶけ、その
分低消費電力化することができる。
の期間中、プレートＰＬａ，ＰＬｂが中間電位Ｖｍに固
定され、クロッキングする必要がないので、その分動作
の高速化と低消費電力化をはかることができる。また、
プレート線ＰＬａ，ＰＬｂへの中間電圧Ｖｍは、接地電
位及び電源電圧Ｖｃｃにあったプレート線ＰＬａ，ＰＬ
ｂを接続することにより得るようにしているので、電源
電圧Ｖｃｃを降圧して中間電圧Ｖｍを発生しプレート線
に供給する方法に比べ、消費電力の無駄がはぶけ、その
分低消費電力化することができる。
【００４６】この実施例において、期間Ｔ４以後の期間
では、プレート線ＰＬａ，ＰＬｂがフローティング状態
となる。このとき、各部の様々なリークなどで、プレー
ト線ＰＬａ，ＰＬｂのレベルが不安定となることもあり
得るので、これを避けるためには、図３に示すような中
間電圧補償回路２１を設けるとよい。
では、プレート線ＰＬａ，ＰＬｂがフローティング状態
となる。このとき、各部の様々なリークなどで、プレー
ト線ＰＬａ，ＰＬｂのレベルが不安定となることもあり
得るので、これを避けるためには、図３に示すような中
間電圧補償回路２１を設けるとよい。
【００４７】この変形例では、プレート線ＰＬａ，ＰＬ
ｂが中間電圧Ｖｍに設定された後、各部のリークによっ
てその電圧が変化するのを中間電圧Ｖｍに補償すればよ
いので、この中間電圧補償回路２１に供給される中間電
圧Ｖｍを発生する回路（図示省略）は、プレート線ＰＬ
ａ，ＰＬｂを接地電位又は電源電圧Ｖｃｃから中間電圧
Ｖｍまで駆動する必要がなく、従ってその電流駆動能力
は小さく、電力消費も少なくて済む。
ｂが中間電圧Ｖｍに設定された後、各部のリークによっ
てその電圧が変化するのを中間電圧Ｖｍに補償すればよ
いので、この中間電圧補償回路２１に供給される中間電
圧Ｖｍを発生する回路（図示省略）は、プレート線ＰＬ
ａ，ＰＬｂを接地電位又は電源電圧Ｖｃｃから中間電圧
Ｖｍまで駆動する必要がなく、従ってその電流駆動能力
は小さく、電力消費も少なくて済む。
【００４８】図４は本発明の第２の実施例の動作を説明
するための各部信号のタイミング及び第１のメモリブロ
ックのメモリセルのキャパシタの分極状態を示す図であ
る。
するための各部信号のタイミング及び第１のメモリブロ
ックのメモリセルのキャパシタの分極状態を示す図であ
る。
【００４９】この実施例は、スタンバイ状態の期間及び
第１の動作モード（不揮発性動作モード）の期間のうち
の一方（この実施例では第１の動作モード）から予め設
定された動作モードのうちの第２の動作モード（揮発性
動作モード）へ遷移してこの第２の動作モードを実行す
る機能を第１の実施例に付加したものである。
第１の動作モード（不揮発性動作モード）の期間のうち
の一方（この実施例では第１の動作モード）から予め設
定された動作モードのうちの第２の動作モード（揮発性
動作モード）へ遷移してこの第２の動作モードを実行す
る機能を第１の実施例に付加したものである。
【００５０】まず、期間Ｔ１０において、ビット線プリ
チャージ電圧ＶＰを中間電圧Ｖｍにしてプリチャージ・
バランス回路ＰＢＣによりビット線ＢＬ１，ＢＬ２のレ
ベルを中間電圧Ｖｍにすると共に、プレート線電圧制御
回路２により第１及び第２のメモリブロック１ａ，１ｂ
のプレート線ＰＬａ，ＰＬｂのうちの一方（例えばＰＬ
ｂ）を第１の電圧（電源電圧Ｖｃｃ）に他方（ＰＬａ）
を第２の電圧（接地電位）にする。
チャージ電圧ＶＰを中間電圧Ｖｍにしてプリチャージ・
バランス回路ＰＢＣによりビット線ＢＬ１，ＢＬ２のレ
ベルを中間電圧Ｖｍにすると共に、プレート線電圧制御
回路２により第１及び第２のメモリブロック１ａ，１ｂ
のプレート線ＰＬａ，ＰＬｂのうちの一方（例えばＰＬ
ｂ）を第１の電圧（電源電圧Ｖｃｃ）に他方（ＰＬａ）
を第２の電圧（接地電位）にする。
【００５１】期間Ｔ１１から期間Ｔ１６までの期間は、
プリチャージ制御信号ＰＣ及びビット線バランス制御信
号ＢＬＢを同一タイミングで変化させて図１３に示され
た期間Ｔ１から期間Ｔ６までの期間と全く同一の動作と
し、常誘電体キャパシタによるメモリセルを備えた通常
のＤＲＡＭと同様の揮発性動作を実行する。
プリチャージ制御信号ＰＣ及びビット線バランス制御信
号ＢＬＢを同一タイミングで変化させて図１３に示され
た期間Ｔ１から期間Ｔ６までの期間と全く同一の動作と
し、常誘電体キャパシタによるメモリセルを備えた通常
のＤＲＡＭと同様の揮発性動作を実行する。
【００５２】この実施例は、第１の動作モード（不揮発
性動作モード）における第１の実施例と同様の効果を有
するほか、第２の動作モード（揮発性動作モード）の実
行中はメモリセルの分極反転がないので、その分、メモ
リセルの強誘電体膜疲労を軽減することができる。
性動作モード）における第１の実施例と同様の効果を有
するほか、第２の動作モード（揮発性動作モード）の実
行中はメモリセルの分極反転がないので、その分、メモ
リセルの強誘電体膜疲労を軽減することができる。
【００５３】なお、これら実施例において、第１及び第
２の電圧を接地電位及び電源電圧Ｖｃｃとし、中間電圧
Ｖｍをこれら接地電位及び電源電圧Ｖｃｃの中間電圧と
したが、電源電圧が正，負の電圧を使用する強誘電体メ
モリ装置の場合には、これら第１及び第２の電圧を正，
負の電源電圧、中間電圧を接地電圧とすることもでき
る。また、プレート線ＰＬａ，ＰＬｂを接続制御するト
ランジスタＱ２３は、Ｐ型及びＮ型のトランジスタを並
列接続したトランスファゲートに置換することもでき
る。
２の電圧を接地電位及び電源電圧Ｖｃｃとし、中間電圧
Ｖｍをこれら接地電位及び電源電圧Ｖｃｃの中間電圧と
したが、電源電圧が正，負の電圧を使用する強誘電体メ
モリ装置の場合には、これら第１及び第２の電圧を正，
負の電源電圧、中間電圧を接地電圧とすることもでき
る。また、プレート線ＰＬａ，ＰＬｂを接続制御するト
ランジスタＱ２３は、Ｐ型及びＮ型のトランジスタを並
列接続したトランスファゲートに置換することもでき
る。
【００５４】また、これら実施例においては、第２の動
作モード（揮発性動作モード）では第１及び第２のメモ
リブロック１ａ，１ｂのプレート線ＰＬａ，ＰＬｂの電
圧がそれぞれ接地電位及び電源電圧Ｖｃｃとなっている
ので、第１の動作モード（不揮発性モード）のプレート
線ＰＬａ，ＰＬｂの中間電圧はこれらプレート線ＰＬ
ａ，ＰＬｂを接続するだけで発生させることができ、第
１及び第２のモード間の遷移動作を単純化することがで
きる。
作モード（揮発性動作モード）では第１及び第２のメモ
リブロック１ａ，１ｂのプレート線ＰＬａ，ＰＬｂの電
圧がそれぞれ接地電位及び電源電圧Ｖｃｃとなっている
ので、第１の動作モード（不揮発性モード）のプレート
線ＰＬａ，ＰＬｂの中間電圧はこれらプレート線ＰＬ
ａ，ＰＬｂを接続するだけで発生させることができ、第
１及び第２のモード間の遷移動作を単純化することがで
きる。
【００５５】
【発明の効果】以上説明したように本発明は、第１の動
作モードの期間中、第１及び第２のメモリブロックのプ
レート線それぞれが中間電圧に固定され、クロッキング
する必要がなく、しかもこの中間電圧は第１及び第２の
電圧にあった第１及び第２のメモリブロックのプレート
線を接続することにより得る構成となっているので、動
作の高速化及び低消費電力化をはかることができ、ま
た、揮発性動作の第２の動作モードの機能を付加するこ
とにより、更にメモリセルの強誘電体疲労を軽減するこ
とができる効果がある。
作モードの期間中、第１及び第２のメモリブロックのプ
レート線それぞれが中間電圧に固定され、クロッキング
する必要がなく、しかもこの中間電圧は第１及び第２の
電圧にあった第１及び第２のメモリブロックのプレート
線を接続することにより得る構成となっているので、動
作の高速化及び低消費電力化をはかることができ、ま
た、揮発性動作の第２の動作モードの機能を付加するこ
とにより、更にメモリセルの強誘電体疲労を軽減するこ
とができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング及びメモリセルのキャパシタの各
期間の終了時点の分極状態を示す図である。
各部信号のタイミング及びメモリセルのキャパシタの各
期間の終了時点の分極状態を示す図である。
【図３】図１に示された実施例の変形例のプレート線電
圧制御回路部分の回路図である。
圧制御回路部分の回路図である。
【図４】本発明の第２の実施例を説明するための各部信
号のタイミング及び第１のメモリブロックのメモリセル
のキャパシタの分極状態を示す図である。
号のタイミング及び第１のメモリブロックのメモリセル
のキャパシタの分極状態を示す図である。
【図５】従来の強誘電体メモリ装置に使用される２トラ
ンジスタ２キャパシタ型のメモリセルの回路図である。
ンジスタ２キャパシタ型のメモリセルの回路図である。
【図６】図５に示されたメモリセルのヒステリシス特性
モデルを示す図である。
モデルを示す図である。
【図７】図５に示された２トランジスタ２キャパシタ型
のメモリセルを備えた従来の強誘電体メモリ装置の一例
を示す回路図である。
のメモリセルを備えた従来の強誘電体メモリ装置の一例
を示す回路図である。
【図８】図７に示された強誘電体メモリ装置の動作を説
明するための各部信号のタイミング及びメモリセルのキ
ャパシタの分極状態を示す図である。
明するための各部信号のタイミング及びメモリセルのキ
ャパシタの分極状態を示す図である。
【図９】従来の強誘電体メモリ装置に使用される１トラ
ンジスタ１キャパシタ型のメモリセルの回路図である。
ンジスタ１キャパシタ型のメモリセルの回路図である。
【図１０】図９に示されたメモリセルのヒステリシス特
性モデルを示す図である。
性モデルを示す図である。
【図１１】図９に示された１トランジスタ１キャパシタ
型のメモリセルを備えた従来の強誘電体メモリ装置の一
例を示す回路図である。
型のメモリセルを備えた従来の強誘電体メモリ装置の一
例を示す回路図である。
【図１２】図１１に示された強誘電体メモリ装置の動作
を説明するための各部信号のタイミング及びメモリセル
のキャパシタの分極状態を示す図である。
を説明するための各部信号のタイミング及びメモリセル
のキャパシタの分極状態を示す図である。
【図１３】図１１に示された強誘電体メモリ装置を揮発
性動作モードで動作させた場合の各部信号のタイミング
及びメモリセルのキャパシタの分極状態を示す図であ
る。
性動作モードで動作させた場合の各部信号のタイミング
及びメモリセルのキャパシタの分極状態を示す図であ
る。
１ａ，１ｂ メモリブロック ２，２ａ プレート線電圧制御回路 １１，１１ａ メモリセルアレイ ２１ 中間電圧補償回路 ＢＬ，ＢＬ１，ＢＬ２，ＢＬ１１，ＢＬ１２，ＢＬ２
１，ＢＬ２２ ビット線 Ｃ，Ｃ１，Ｃ２ キャパシタ ＩＶ２１，ＩＶ２２ インバータ ＭＣ，ＭＣａ，ＭＣ１，ＭＣ２，ＭＣ１１〜ＭＣ１ｍ，
ＭＣ２１〜ＭＣ２ｍ，ＭＣａ１１〜ＭＣａ１ｍ，ＭＣａ
２１〜ＭＣａ２２ メモリセル ＰＢＣ プリチャージ・バランス回路 ＰＣＣ プリチャージ回路 ＰＬ，ＰＬａ，ＰＬｂ，ＰＬ１〜ＰＬｍ プレート線 Ｑ，Ｑ１，Ｑ２，Ｑ２１〜Ｑ２５ トランジスタ ＲＬＣ，ＲＬＣ１１，ＲＬＣ１２，ＲＬＣ２１，ＲＬＣ
２２ 基準レベル発生回路 ＳＡ，ＳＡ１，ＳＡ２ センス増幅器 ＷＬ，ＷＬ１〜ＷＬｍ ワード線
１，ＢＬ２２ ビット線 Ｃ，Ｃ１，Ｃ２ キャパシタ ＩＶ２１，ＩＶ２２ インバータ ＭＣ，ＭＣａ，ＭＣ１，ＭＣ２，ＭＣ１１〜ＭＣ１ｍ，
ＭＣ２１〜ＭＣ２ｍ，ＭＣａ１１〜ＭＣａ１ｍ，ＭＣａ
２１〜ＭＣａ２２ メモリセル ＰＢＣ プリチャージ・バランス回路 ＰＣＣ プリチャージ回路 ＰＬ，ＰＬａ，ＰＬｂ，ＰＬ１〜ＰＬｍ プレート線 Ｑ，Ｑ１，Ｑ２，Ｑ２１〜Ｑ２５ トランジスタ ＲＬＣ，ＲＬＣ１１，ＲＬＣ１２，ＲＬＣ２１，ＲＬＣ
２２ 基準レベル発生回路 ＳＡ，ＳＡ１，ＳＡ２ センス増幅器 ＷＬ，ＷＬ１〜ＷＬｍ ワード線
Claims (5)
- 【請求項１】 強誘電体材料によるキャパシタとソー
ス，ドレインのうちの一方を前記キャパシタの一方の電
極に接続するトランジスタとを備え行方向，列方向に配
置された複数のメモリセル、これら複数のメモリセルの
各行それぞれと対応して設けられ対応する行の各メモリ
セルのトランジスタのゲートと接続して選択レベルのと
きこれらメモリセルを選択状態とする複数のワード線、
前記複数のメモリセルの各列それぞれと対応して設けら
れ対応する列の各メモリセルのトランジスタのソース，
ドレインのうちの他方と接続する複数のビット線、前記
複数のメモリセルそれぞれのキャパシタの他方の電極と
接続するプレート線、プリチャージ制御信号に従って前
記複数のビット線を２値情報の２つのレベルそれぞれと
対応する第１及び第２の電圧のうちの一方の電圧にプリ
チャージするプリチャージ回路、前記複数のビット線そ
れぞれと対応して設けられセンス増幅活性化信号に従っ
て活性化し対応するビット線の信号を基準レベルと比較
しこの比較結果により前記第１及び第２の電圧のうちの
一方の電圧まで増幅する複数のセンス増幅器、並びにビ
ット線中間電圧設定信号に従って前記複数のビット線を
前記第１及び第２の電圧の中間電圧に設定する中間電圧
設定手段をそれぞれ含む第１及び第２のメモリブロック
と、予め設定された動作モードの期間とその遷移期間と
を含む期間以外のスタンバイ状態の期間には前記第１及
び第２のメモリブロックそれぞれのプレート線を前記第
１及び第２の電圧のうちの一方の電圧に保持し、前記ス
タンバイ状態の期間から前記動作モードのうちの第１の
動作モードへの遷移期間には前記第１及び第２のメモリ
ブロックのうちの一方のプレート線を前記第１及び第２
の電圧のうちの一方の電圧に他方のプレート線を他方の
電圧にしたのち、これらプレート線間を接続して前記第
１及び第２の電圧の中間電圧にし、前記第１の動作モー
ドから前記スタンバイ状態に戻る遷移期間には前記第１
及び第２のメモリブロックのプレート線間を非接続状態
にしてこれらプレート線を前記第１及び第２の電圧のう
ちの一方の電圧にするプレート線電圧制御回路と、前記
第１の動作モードの期間には、前記プリチャージ制御信
号を活性化レベルから非活性レベルへと変化させたのち
前記複数のワード線のうちの所定のワード線を選択レベ
ルとして前記センス増幅活性化信号を所定の期間活性レ
ベルとし、続いて前記ビット線中間電圧設定信号を活性
化レベルとしてこの活性化レベルの期間中に前記選択レ
ベルのワード線を非選択レベルとし、この後前記プリチ
ャージ制御信号を活性化レベル、前記ビット線中間電圧
設定信号を非活性化レベルとする制御回路とを有するこ
とを特徴とする強誘電体メモリ装置。 - 【請求項２】 第１及び第２の電圧のうちの一方が接地
電位であり他方が電源電圧である請求項１記載の強誘電
体メモリ装置。 - 【請求項３】 複数のメモリセル，ワード線，ビット線
それぞれが複数の第１及び第２のメモリセル，ワード
線，ビット線から成り、これら第１（第２）のメモリセ
ルは第１（第２）のワード線により選択されて第１（第
２）のビット線と接続しかつこれら複数の第１及び第２
のビット線は互いに対をなして複数のビット線対を形成
し、これらビット線対のうちの一方のビット線に選択さ
れたメモリセルが接続されたとき他方のビット線に基準
レベルを発生する基準レベル発生回路とを備え、センス
増幅器を、これらビット線間の差電圧を増幅する回路と
し、中間電位設定手段を、前記ビット線対間を接続して
これらビット線対を中間電圧とする回路とした請求項１
記載の強誘電体メモリ装置。 - 【請求項４】 中間電圧発生回路を設け、プレート線を
中間電圧にしている期間に、前記中間電圧発生回路から
の中間電圧を前記プレート線に補充するようにした請求
項１記載の強誘電体メモリ装置。 - 【請求項５】 スタンバイ状態の期間及び第１の動作モ
ードの期間のうちの一方から予め設定された動作モード
のうちの第２の動作モードへの遷移期間に、プリチャー
ジ回路による複数のビット線のプリチャージ電圧を第１
及び第２の電圧の中間電圧としてこれら複数のビット線
をこの中間電位にプリチャージし、プレート線電圧制御
回路により第１及び第２のメモリブロックのプレート線
のうちの一方を前記第１の電圧に他方を第２の電圧に
し、前記第２の動作モードの期間には、前記第１及び第
２のメモリブロックそれぞれのメモリセルのキャパシタ
に正負の電圧のうちの一方のみが印加され、常誘電体キ
ャパシタによるメモリセルを備えた通常のダイナミック
ランダムアクセスメモリと同様の動作を行うようにした
請求項１記載の強誘電体メモリ装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7011357A JPH08203266A (ja) | 1995-01-27 | 1995-01-27 | 強誘電体メモリ装置 |
| TW085100888A TW280908B (ja) | 1995-01-27 | 1996-01-25 | |
| EP96101120A EP0724265B1 (en) | 1995-01-27 | 1996-01-26 | Ferroelectric random-access memory |
| KR1019960002194A KR100201737B1 (ko) | 1995-01-27 | 1996-01-26 | 강유전체 램덤 액세스 메모리 |
| DE69612676T DE69612676T2 (de) | 1995-01-27 | 1996-01-26 | Ferroelektrischer Direktzugriffspeicher |
| US08/593,686 US5600587A (en) | 1995-01-27 | 1996-01-29 | Ferroelectric random-access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7011357A JPH08203266A (ja) | 1995-01-27 | 1995-01-27 | 強誘電体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08203266A true JPH08203266A (ja) | 1996-08-09 |
Family
ID=11775787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7011357A Pending JPH08203266A (ja) | 1995-01-27 | 1995-01-27 | 強誘電体メモリ装置 |
Country Status (6)
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