JPH04211162A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04211162A JPH04211162A JP3011850A JP1185091A JPH04211162A JP H04211162 A JPH04211162 A JP H04211162A JP 3011850 A JP3011850 A JP 3011850A JP 1185091 A JP1185091 A JP 1185091A JP H04211162 A JPH04211162 A JP H04211162A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、任意の記憶情報のランダムな
入出力が可能な高集積化に適した半導体装置に関する。 ［０００２］
の製造方法に関し、特に、任意の記憶情報のランダムな
入出力が可能な高集積化に適した半導体装置に関する。 ［０００２］
【従来の技術】近年、半導体装置は、コンピュータなど
の情報機器のめざましい普及によってその需要は急速に
拡大している。また、機能的には大規模な記憶容量を有
し、かつ、高速動作が可能なものが要求されている。こ
れに伴なって、半導体装置の高集積化、高速応答性およ
び高信頼性に関する技術開発が進められている。 ［０００３］半導体装置の中で、記憶情報のランダムな
入出力が可能なものとして、ＤＲＡＭ （ダイナミック
ランダムアクセスメモリ）が−殻内に知られている。こ
のＤＲＡＭは、多数の記憶情報を記憶する記憶領域であ
るメモリセルアレイと、外部との入出力に必要な周辺回
路とから構成されている。図２０は、従来のＤＲＡＭの
構成を示すブロック図である。図２０を参照して、ＤＲ
ＡＭ５０は、記憶情報のデータ信号を蓄積するためのメ
モリセルアレイ５１と、単位記憶回路を構成するメモリ
セルを選択するためのアドレス信号を外部から受けるた
めのローアンドカラムアドレスバッファ５２と、そのア
ドレス信号を解読することによってメモリセルを指定す
るためのローデコーダ５３およびカラムデコーダ５４と
、指定されたメモリセルに蓄積された信号を増幅して読
み出すためのセンスリフレッシュアンプ５５と、データ
入出力のためのデータインバッファ５６およびデータア
ウトバッファ５７と、クロック信号を発生するためのク
ロックジェネレータ５８とを備えている。 ［０００４１半導体チップ上で大きな面積を占めるメモ
リセル５１は、単位記憶情報を蓄積するためのメモリセ
ルがマトリックス状に複数個配列されて形成されている
。図２１は、メモリセルアレイの構成を説明するための
等価回路図である。図２１を参照して、メモリセルアレ
イ５１は、１個のＭＯＳ （Ｍｅ ｔ ａ ｌ −Ｏｘ
ｉ ｄｅＳｅｍｉ ｃｏｎｄｕｃ ｔｏｒ） トラ
ンジスタ２１と、これに接続された１個の容量素子２２
とから構成されている。これは、いわゆる１トランジス
タ１キヤパシタ型のメモリセルである。このタイプのメ
モリセルは、構造が簡単なため、メモリセルアレイの集
積度を向上させることが容易であり、大容量のＤＲＡＭ
に広く用いられている。 ［０００５］また、ＤＲＡＭのメモリセルは、その信号
電荷蓄積用のキャパシタ構造によっていくつかのタイプ
に分けることができる。その１つに、たとえば、特公昭
６０−２７８４号公報に示されたいわゆるスタックドタ
イプのメモリセルがある。図２２は、上述の公報に記載
された従来のスタックドタイプのメモリセルの断面図で
ある。図２２を参照して、スタックドタイプのメモリセ
ルは、半導体基板１と、半導体基板１上に所定の間隔を
隔てて形成された不純物領域９ａ、９ｂと、不純物領域
９ａおよび９ｂの中央に位置し、ゲート酸化膜３ａを介
して形成されたゲート電極４ａと、不純物領域９ｂ上に
直接接続されたキャパシタの下部電極１３と、下部電極
１３上に形成された誘電膜１４と、誘電膜１４上に形成
されたキャパシタの上部電極１５とを含む。上部電極１
５上には絶縁膜１６を介してビット線１８が形成されて
おり、不純物領域９ａの開口部１７にビット線が直接接
続されている。このタイプのメモリセルでは、ワード線
（ゲート電極４ａ）あるいは素子分離領域２上にまで延
在された２層の導電膜（下部電極１３．上部電極１５）
およびその間の誘電膜１４からキャパシタが構成されて
いる。したがって、ＤＲＡＭの高集積化に伴なってメモ
リセルサイズが縮小された場合、キャパシタ面積も同時
に縮小される。 ［０００６］
の情報機器のめざましい普及によってその需要は急速に
拡大している。また、機能的には大規模な記憶容量を有
し、かつ、高速動作が可能なものが要求されている。こ
れに伴なって、半導体装置の高集積化、高速応答性およ
び高信頼性に関する技術開発が進められている。 ［０００３］半導体装置の中で、記憶情報のランダムな
入出力が可能なものとして、ＤＲＡＭ （ダイナミック
ランダムアクセスメモリ）が−殻内に知られている。こ
のＤＲＡＭは、多数の記憶情報を記憶する記憶領域であ
るメモリセルアレイと、外部との入出力に必要な周辺回
路とから構成されている。図２０は、従来のＤＲＡＭの
構成を示すブロック図である。図２０を参照して、ＤＲ
ＡＭ５０は、記憶情報のデータ信号を蓄積するためのメ
モリセルアレイ５１と、単位記憶回路を構成するメモリ
セルを選択するためのアドレス信号を外部から受けるた
めのローアンドカラムアドレスバッファ５２と、そのア
ドレス信号を解読することによってメモリセルを指定す
るためのローデコーダ５３およびカラムデコーダ５４と
、指定されたメモリセルに蓄積された信号を増幅して読
み出すためのセンスリフレッシュアンプ５５と、データ
入出力のためのデータインバッファ５６およびデータア
ウトバッファ５７と、クロック信号を発生するためのク
ロックジェネレータ５８とを備えている。 ［０００４１半導体チップ上で大きな面積を占めるメモ
リセル５１は、単位記憶情報を蓄積するためのメモリセ
ルがマトリックス状に複数個配列されて形成されている
。図２１は、メモリセルアレイの構成を説明するための
等価回路図である。図２１を参照して、メモリセルアレ
イ５１は、１個のＭＯＳ （Ｍｅ ｔ ａ ｌ −Ｏｘ
ｉ ｄｅＳｅｍｉ ｃｏｎｄｕｃ ｔｏｒ） トラ
ンジスタ２１と、これに接続された１個の容量素子２２
とから構成されている。これは、いわゆる１トランジス
タ１キヤパシタ型のメモリセルである。このタイプのメ
モリセルは、構造が簡単なため、メモリセルアレイの集
積度を向上させることが容易であり、大容量のＤＲＡＭ
に広く用いられている。 ［０００５］また、ＤＲＡＭのメモリセルは、その信号
電荷蓄積用のキャパシタ構造によっていくつかのタイプ
に分けることができる。その１つに、たとえば、特公昭
６０−２７８４号公報に示されたいわゆるスタックドタ
イプのメモリセルがある。図２２は、上述の公報に記載
された従来のスタックドタイプのメモリセルの断面図で
ある。図２２を参照して、スタックドタイプのメモリセ
ルは、半導体基板１と、半導体基板１上に所定の間隔を
隔てて形成された不純物領域９ａ、９ｂと、不純物領域
９ａおよび９ｂの中央に位置し、ゲート酸化膜３ａを介
して形成されたゲート電極４ａと、不純物領域９ｂ上に
直接接続されたキャパシタの下部電極１３と、下部電極
１３上に形成された誘電膜１４と、誘電膜１４上に形成
されたキャパシタの上部電極１５とを含む。上部電極１
５上には絶縁膜１６を介してビット線１８が形成されて
おり、不純物領域９ａの開口部１７にビット線が直接接
続されている。このタイプのメモリセルでは、ワード線
（ゲート電極４ａ）あるいは素子分離領域２上にまで延
在された２層の導電膜（下部電極１３．上部電極１５）
およびその間の誘電膜１４からキャパシタが構成されて
いる。したがって、ＤＲＡＭの高集積化に伴なってメモ
リセルサイズが縮小された場合、キャパシタ面積も同時
に縮小される。 ［０００６］
【発明が解決しようとする課題】前述のように、ＤＲＡ
Ｍの高集積化に伴なってメモリセルが縮小された場合に
は、キャパシタの面積も同時に縮小されることになる。 ［０００７］Ｌかしながら、記憶領域としてのＤＲＡＭ
の安定動作および信頼性の観点から、メモリセルサイズ
か縮小されても１ビツトのメモリセルに蓄える電荷量を
ほぼ一定に維持することが必要である。そのための手段
として、キャパシタの誘電膜を薄くする方法とキャパシ
タの下部電極を厚くして表面積を増加させる方法が考え
られる。ところが、誘電膜を薄くした場合には、誘電膜
の信頼性が劣化するという問題点がある。また、キャパ
シタの下部電極を厚くして表面積を増加させた場合には
、厚くすることによって生じる高段差部での下部電極の
パターン形成が困難になり、同時にキャパシタ部が高段
差になるため上部のビット線などの信号伝達線の配線層
の形成が困難になるという問題点があった。 ［０００８］請求項１ないし請求項３にかかる発明は、
上記のような課題を解決するためになされたもので、ス
タックドキャパシタにおいて、メモリセルサイズが縮小
された場合にも信号伝達線の配線層の形成上の困難を伴
うことなくキャパシタ容量を確保することのできる、高
集積化に適した半導体装置およびその製造方法を提供す
ることを目的とする。 ［０００９］
Ｍの高集積化に伴なってメモリセルが縮小された場合に
は、キャパシタの面積も同時に縮小されることになる。 ［０００７］Ｌかしながら、記憶領域としてのＤＲＡＭ
の安定動作および信頼性の観点から、メモリセルサイズ
か縮小されても１ビツトのメモリセルに蓄える電荷量を
ほぼ一定に維持することが必要である。そのための手段
として、キャパシタの誘電膜を薄くする方法とキャパシ
タの下部電極を厚くして表面積を増加させる方法が考え
られる。ところが、誘電膜を薄くした場合には、誘電膜
の信頼性が劣化するという問題点がある。また、キャパ
シタの下部電極を厚くして表面積を増加させた場合には
、厚くすることによって生じる高段差部での下部電極の
パターン形成が困難になり、同時にキャパシタ部が高段
差になるため上部のビット線などの信号伝達線の配線層
の形成が困難になるという問題点があった。 ［０００８］請求項１ないし請求項３にかかる発明は、
上記のような課題を解決するためになされたもので、ス
タックドキャパシタにおいて、メモリセルサイズが縮小
された場合にも信号伝達線の配線層の形成上の困難を伴
うことなくキャパシタ容量を確保することのできる、高
集積化に適した半導体装置およびその製造方法を提供す
ることを目的とする。 ［０００９］
【課題を解決するための手段】この発明における半導体
装置は、第１導電型の半導体基板の素子分離領域に囲ま
れた表面領域において所定の間隔を隔てて形成された少
なくとも２つの第２導電型の不純物領域と、不純物領域
間の半導体基板上に第１の絶縁膜を介して形成されたゲ
ート電極と、一方の不純物領域上に形成された第１の導
電膜と、他方の不純物領域上に接続され少なくともその
端部が第１の導電膜の上方に形成された第２の導電膜と
第２の導電膜上に形成された第２の絶縁膜と第２の絶縁
膜上に形成された第３の導電膜とを有する容量手段と、
第１の導電膜上に電気的に接続された信号伝達線とを含
む。 ［００１０１この発明における半導体装置の製造方法で
は、第１導電型の半導体基板上に素子分離領域を形成す
る。素子分離領域に囲まれた半導体基板の主表面上に第
１の絶縁膜を介してゲート電極を形成する。素子分離領
域に囲まれた半導体基板の主表面上のゲート電極が形成
される領域以外の領域に少なくとも２つの第２導電型の
不純物領域を形成する。一方の不純物領域上に第１の導
電膜を形成する。他方の不純物領域上に接続され少なく
ともその端部が第１の導電膜の上方に形成されるように
第２の導電膜を形成する。少なくとも第２の導電膜上に
第２の絶縁膜を形成する。第２の絶縁膜上に第３の導電
膜を形成する。第１の導電膜上に信号伝達線を形成する
。 ［００１１］
装置は、第１導電型の半導体基板の素子分離領域に囲ま
れた表面領域において所定の間隔を隔てて形成された少
なくとも２つの第２導電型の不純物領域と、不純物領域
間の半導体基板上に第１の絶縁膜を介して形成されたゲ
ート電極と、一方の不純物領域上に形成された第１の導
電膜と、他方の不純物領域上に接続され少なくともその
端部が第１の導電膜の上方に形成された第２の導電膜と
第２の導電膜上に形成された第２の絶縁膜と第２の絶縁
膜上に形成された第３の導電膜とを有する容量手段と、
第１の導電膜上に電気的に接続された信号伝達線とを含
む。 ［００１０１この発明における半導体装置の製造方法で
は、第１導電型の半導体基板上に素子分離領域を形成す
る。素子分離領域に囲まれた半導体基板の主表面上に第
１の絶縁膜を介してゲート電極を形成する。素子分離領
域に囲まれた半導体基板の主表面上のゲート電極が形成
される領域以外の領域に少なくとも２つの第２導電型の
不純物領域を形成する。一方の不純物領域上に第１の導
電膜を形成する。他方の不純物領域上に接続され少なく
ともその端部が第１の導電膜の上方に形成されるように
第２の導電膜を形成する。少なくとも第２の導電膜上に
第２の絶縁膜を形成する。第２の絶縁膜上に第３の導電
膜を形成する。第１の導電膜上に信号伝達線を形成する
。 ［００１１］
【作用】この発明においては、信号電荷を蓄積するため
の容量手段が、信号伝達線と半導体基板との間に形成さ
れた第１の導電膜の上方に部分的に乗り上げた構造を有
しているので、乗り上げた分だけ容量手段として利用で
きる面積が増加される。また、信号伝達線については、
上記第１の導電膜が間に挿入されるので、信号伝達線の
段差が軽減される。 ［００１２］
の容量手段が、信号伝達線と半導体基板との間に形成さ
れた第１の導電膜の上方に部分的に乗り上げた構造を有
しているので、乗り上げた分だけ容量手段として利用で
きる面積が増加される。また、信号伝達線については、
上記第１の導電膜が間に挿入されるので、信号伝達線の
段差が軽減される。 ［００１２］
【発明の実施例】図１は、本発明の一実施例によるＤＲ
ＡＭのスタックドタイプのメモリセルの断面構造図（Ａ
）およびメモリセルの平面レイアウト図（Ｂ）である。 図１の（Ａ）および（Ｂ）を参照して、メモリセルは、
１個のアクセストランジスタ１９ａ（１９ｂ）と、１個
のキャパシタ２０ａ（２０ｂ）とから構成されている。 また、メモリセルは、半導体基板１の表面に形成された
素子分離領域２によって隣接するメモリセルと絶縁分離
されている。 ［００１３］アクセストランジスタ１９ａ（１９ｂ）は
、半導体基板１の表面に形成された不純物領域（ソース
／ドレイン領域）６ａ、９ａ （６ｂ、９ｂ）および６
ｃ、９ｃと、不純物領域６ａ、 ９ａ （６ｂ、
９ｂ）および６ｃ、９ｃの間に位置し薄いゲート酸化膜
３ａ（３ｂ）を介して形成されたゲート電極４ａ（４ｂ
）とを含む。 （００１４］キヤパシタ２０ａ（２０ｂ）は、多結晶シ
リコンなどの導電材料からなる下部電極１３ａ（１３ｂ
）と、下部電極１３ａ（１３ｂ）上に形成された窒化膜
および酸化膜の積層膜またはタンタル酸化膜などの誘電
材料からなる誘電膜１４と、誘電膜１４上に形成された
多結晶シリコンなどの導電材料からなる上部電極１５と
を含む。下部電極１３ａ（１３ｂ）は、アクセストラン
ジスタ１９ａ（１９ｂ）のソース／ドレイン領域６ａ、
９ａ （６ｂ、 ９ｂ）に接続されている。ビッ
ト線１８は、絶縁膜１６からなる層間膜の上に形成され
ており、アクセストランジスタ１９ａ（１９ｂ）のソー
ス／ドレイン領域６ｃ、９ｃに導電膜１０を介して接続
されている。また、キャパシタ２０ａ（２０ｂ）は、こ
の導電膜１０の上方に乗り上げた形で形成されており、
メモリセルの表面積を増やすことなくキャパシタ面積を
増加させることができる。この結果、半導体装置の高集
積化に伴なってキャパシタ面積が縮小された場合にも、
従来に比べてキャパシタ容量を向上させることができる
。したがって、高集積化に適したＤＲＡＭが得られる。 ［００１５］図２は、本発明の第２の実施例によるＤＲ
ＡＭのメモリセルの平面レイアウト図である。図２を参
照して、この第２の実施例では、導電膜１０が、図１（
Ｂ）に示したものと比べてゲート電極４ａ、４ｂの方向
に拡大されている。そして、導電膜１０に対してビット
線１８を接続するための開口部１７と、キャパシタの上
部電極１５の開口部とは、隣接する４個のキャパシタの
下部電極１３ａｌ、１３ａ２，１３ｂｌ、１３ｂ２に囲
まれた領域の中央部に形成されている。このような構成
にすることにより、図１（Ｂ）に示したように、隣接す
る２個のキャパシタの下部電極間に開口部１７が形成さ
れている場合よりも、キャパシタの下部電極の面積を拡
大することができる。 ［００１６］図３ないし図１４は、図１に示したメモリ
セルの製造プロセスを説明するための断面構造図である
。図３ないし図１４を参照して、次に製造プロセスにつ
いて説明する。まず、図３に示すように、半導体基板１
表面の所定領域にＬＯＣＯ８法を用いて素子分離領域２
を形成する。次に、図４に示すように、半導体基板１の
表面を熱酸化して、素子分離領域２で囲まれた半導体基
板１の表面に酸化膜３を形成する。減圧ＣＶＤ法により
、リンをドープした多結晶シリコンの導電膜４を酸化膜
３上に形成する。さらに、減圧ＣＶＤ法によって酸化膜
からなる絶縁膜５を形成する。図５に示すように、フォ
トリソグラフィ法およびドライエツチング法を用いて、
酸化膜３．導電膜４および絶縁膜５の所定部分を残して
除去する。これにより、アクセストランジスタおよびワ
ード線のゲート酸化膜３ａ、３ｂとゲート電極４ａ、４
ｂ、４ｃ、４ｄとが形成される。次に、図６に示すよう
に、ゲート電極４ａ、４ｂ、４ｃ、４ｄとそれらの上部
に形成された絶縁膜５とをマスクとして、イオン注入法
によって半導体基板１の表面に比較的低濃度の不純物領
域６ａ、６ｂ、６ｃを形成する。図７に示すように、減
圧ＣＶＤ法により、酸化膜からなる絶縁膜７を半導体基
板１の全面に形成する。次に、図８に示すように、異方
性エツチング法により、絶縁膜７を選択的に除去する。 これにより、ゲート電極４ａ、 ４ｂ、 ４ｃ、 ４ｄ
の上部および側壁部に絶縁膜８を形成する。次に、図９
に示すように、ゲート電極４ａ、４ｂ、４ｃ、４ｄおよ
びその上部と側壁部分に形成された絶縁膜８をマスクと
して、イオン注入法によって半導体基板１の表面に比較
的高濃度の不純物領域９ａ、９ｂ、９ｃが形成される。 この結果、いわゆるＬＤＤ構造のトランジスタが形成さ
れる。なお、このアクセストランジスタの構造はＬＤＤ
構造でなくてもよく、他の構造であってもよい。次に、
図１０に示すように、減圧ＣＶＤ法により、多結晶シリ
コンからなる導電膜１０を形成し、酸化膜からなる絶縁
膜１１を形成する。フォトリソグラフィ法およびドライ
エツチング法を用いて、後述のビット線が接続されるア
クセストランジスタのソース／ドレイン領域６ｃ。 ９ｃを被覆するように導電膜１０および絶縁膜１１を残
し、他の部分を除去する。図１１に示すように、減圧Ｃ
ＶＤ法により、酸化膜からなる絶縁膜を半導体基板１の
全面に形成する。異方性エツチング法により、その絶縁
膜を選択的に除去して導電膜１０の上部および側壁部に
絶縁膜１２を形成する。次に、図１２に示すように、減
圧ＣＶＤ法により、多結晶シリコンからなる導電膜を形
成し、フォトリソグラフィ法およびドライエツチング法
を用いて、キャパシタの下部電極１３ ａ、 １３
ｂを形成する。続いて、減圧ＣＶＤ法により、窒化膜を
半導体基板１の全面に形成し、酸素雰囲気中で熱処理を
施すことにより窒化膜の一部を酸化させキャパシタの誘
電膜１４を形成する。図１３に示すように、減圧ＣＶＤ
法により、多結晶シリコンからなる導電膜を全面に形成
し、所定領域以外の導電膜を除去し、キャパシタの上部
電極１５を形成する。次に、図１４に示すように、ＣＶ
Ｄ法により、酸化膜からなる絶縁膜１６を全面に形成し
所定の部分にコンタクト１７を開口する。最後に、図１
（Ａ）に示したように、減圧ＣＶＤ法により、多結晶シ
リコンからなる導電膜を形成し、続いてスパッタリング
法によりタングステンシリサイド膜を全面に形成する。 フォトリソグラフィ法およびドライエツチング法を用い
てビット線１８を形成する。 ［００１７］なお、本実施例では、ビット線１８として
、タングステンシリサイド膜と多結晶シリサイド等のポ
リサイド構造の例を示したが、本発明はこれに限らず、
多結晶シリコン膜、金属シリサイド膜、金属膜、ＴｉＮ
膜またはこれらの膜を交互に重ねた複合膜であってもよ
い。また、本実施例では、素子分離領域に厚い酸化膜を
形成するＬＯＣＯ８法を用いた例を示したが、本発明は
これに限らず、他の分離方法でもよく、たとえばフィー
ルドシールド方法でも同様の効果が得られる。さらに、
本実施例では、導電膜１０を多結晶シリコンにより形成
したが、本発明はこれに限らず、高融点金属、高融点金
属シリサイドまたはこれらの複合膜により形成してもよ
い。 ［００１８１図１５は、本発明の第３の実施例を示した
ＤＲＡＭのメモリセルの断面構造図である。図１５を参
照して、この第３の実施例は、上記第１の実施例におい
てビット線と不純物領域との間に形成した導電膜１０を
、素子分離領域２上のワード線４ｃ、４ｄ上にも形成す
る。すなわち、この部分でもキャパシタを導電膜１０に
絶縁膜を介して乗り上げた構造にすることにより、さら
にキャパシタ面積を増大させることができる。 ［００１９１図１６は、本発明の第４の実施例を示した
ＤＲＡＭのメモリセルの断面構造図および平面レイアウ
ト図である。図１６の（Ａ）および（Ｂ）を参照して、
キャパシタ下部電極１３ ａ、 １３ ｂが乗り上げ
ている導電膜１０は、埋込みビット線１８と一体的に接
続されている。この場合、埋込みビット線１８は、キャ
パシタ領域が形成される前に形成されるため、段差的に
は第１の実施例より軽減される。 ［００２０］図１７は、本発明の第５の実施例によるＤ
ＲＡＭのメモリセルの断面図および平面レイアウト図で
ある。図１７を参照して、この第５の実施例では、図１
６に示した第４の実施例と異なり、導電膜１０とビット
線１８とは一体的には接続されていない。すなわち、導
電膜１０とビット線１８とは、コンタクト部１７におい
て電気的（物理的）に接続されている。ここで、上記し
た第１．第３．第４の実施例と同様にこの第５の実施例
においても、ゲート電極４ａ、４ｂのサイドウオール８
ｂ、ｓｂと、導電膜１０のサイドウオール１２ａ、１２
ｂとの接続部分がそれぞれ階段状になるように形成され
ている。このように構成することにより、従来集積化さ
れた場合に問題となっていた単純な凹型形状の場合にキ
ャパシタの下部電極が埋まってしまいその結果キャパシ
タ容量が減少するという不都合が防止できる。したがっ
て、本実施例によれば集積化された場合にも所定のキャ
パシタ容量を確保することができ、キャパシタのリフレ
ッシュ特性、ソフトエラー特性などの低下を有効に防止
することができる。また、通常段差を大きくすると段差
部で上部に堆積した膜が厚くなりエツチング時に残膜が
出やすいという不都合がある。この実施例では階段状構
造にすることにより、高段差は２分割されるので残膜が
出にくくなるという効果もある。 ［００２１１図１８は本発明の第６の実施例によるＤＲ
ＡＭのメモリセルの断面図および平面レイアウト図であ
る。図１８を参照して、この第６の実施例は、図１に示
した第１の実施例においてゲート電極４ａ、４ｂのサイ
ドウオール８ａ、８ｂのそれぞれの厚みを異ならせたこ
とを特徴とする。すなわち、本実施例では、ゲート電極
４ａ、４ｂのキャパシタの下部電極１３ ａ、 １３
ｂ側のサイドウオール８ｂ、８ｂの厚みが、ビット線
１８が導電膜１０を介して接続される側のサイドウオー
ル８ａ。 ８ａの厚みより厚く形成されている。ここで、通常メモ
リセル内のアクセストランジスタは、その一方が信号伝
達線（ビット線１８）、他方がキャパシタ用の電荷蓄積
電極（下部電極１３ａ、１３ｂ）に接続されている。そ
して、ＤＲＡＭのメモリセルの微細化、高密度化に伴っ
てショートチャネル効果によるトランジスタのパンチス
ルーという問題点が顕在化してくる。そこで、従来アク
セストランジスタを構成する不純物領域に導入する不純
物の種類を選定してパンチスルーを有効に防止する方法
が提案されている。すなわち、従来ＬＤＤ構造（Ｐ−／
Ｐ ）やＳｉｎｇｌｅ構造（Ｐ ）などの不純物領域を
構成する不純物としてリンを使用していた。しかし、リ
ンは拡散係数が大きいためショートチャネル効果が促進
されパンチスルーが発生し易くなる。このため、不純物
をリンよりも拡散係数の小さい砒素（Ａｓ）にする技術
が提案されている。ところが、キャパシタの下部電極１
３ａ、１３ｂが接続される側の不純物領域６ａ、９ａ。 ６ｂ、９ｂは、ショートチャネル効果だけでなくキャパ
シタ特性（特にリフレッシュ特性や信頼性）を考慮する
必要がある。すなわち、ショートチャネル効果を抑える
ために砒素（Ａ ｓ ）を用いてイオン注入を行なうと
、砒素はリンに比べてその原子が重いため、半導体基板
１に与えるダメージが大きくなってしまうという不都合
が生じる。この結果、キャパシタのリフレッシュ特性が
悪化してしまうという問題点があった。この一方、不純
物としてリンを用いてイオン注入を行なうとキャパシタ
のリフレッシュ特性は改善されるがショートチャネル効
果が顕著となりデバイスの微細化には適さないという問
題点があった。本実施例では、これらの問題点を解決す
るために、ゲート電極４ａ、４ｂのキャパシタ側のサイ
ドウオール８ｂ、８ｂの厚みをビット線１８側のサイド
ウオール８ａ、８ａの厚みより厚く形成する。そして、
キャパシタの下部電極１３ ａ、 １３ ｂが接続さ
れる側の不純物領域９ａ、９ｂにはリンを不純物として
用い、導電膜１０を介してビット線１８が接続される側
の不純物領域９ｃには砒素（Ａｓ）を不純物として用い
る。これにより、ショートチャネル効果を有効に防止し
、かつ、キャパシタ特性も向上させることが可能なデバ
イスを提供することが可能となった。また、本実施例で
は、キャパシタの下部電極１３ａ、１３ｂの段差が軽減
されるため、これをエツチングすることが容易になると
いう効果もある。 ［００２２］図１９は本発明の第７の実施例によるＤＲ
ＡＭのメモリセルの断面図である。図１９を参照して、
この第７の実施例は、図１６に示した第４の実施例にお
いて、図１８に示す第６の実施例と同様にゲート電極４
ａ、４ｂのサイドウオール８ａ、８ｂの厚みをそれぞれ
異ならせている。そして、図１８に示した第６の実施例
と同様にキャパシタの下部電極１３ ａ、 １３ ｂ
か接続される側の不純物領域９ａ、９ｂの不純物として
はリンを用い、ビット線１８と一体的に接続された導電
層１０が接続される側の不純物領域９ｃの不純物として
は砒素（Ａｓ）を用いる。このように合成することによ
って、図１８に示した第６の実施例と同様の効果が得ら
れる。 ［００２３］
ＡＭのスタックドタイプのメモリセルの断面構造図（Ａ
）およびメモリセルの平面レイアウト図（Ｂ）である。 図１の（Ａ）および（Ｂ）を参照して、メモリセルは、
１個のアクセストランジスタ１９ａ（１９ｂ）と、１個
のキャパシタ２０ａ（２０ｂ）とから構成されている。 また、メモリセルは、半導体基板１の表面に形成された
素子分離領域２によって隣接するメモリセルと絶縁分離
されている。 ［００１３］アクセストランジスタ１９ａ（１９ｂ）は
、半導体基板１の表面に形成された不純物領域（ソース
／ドレイン領域）６ａ、９ａ （６ｂ、９ｂ）および６
ｃ、９ｃと、不純物領域６ａ、 ９ａ （６ｂ、
９ｂ）および６ｃ、９ｃの間に位置し薄いゲート酸化膜
３ａ（３ｂ）を介して形成されたゲート電極４ａ（４ｂ
）とを含む。 （００１４］キヤパシタ２０ａ（２０ｂ）は、多結晶シ
リコンなどの導電材料からなる下部電極１３ａ（１３ｂ
）と、下部電極１３ａ（１３ｂ）上に形成された窒化膜
および酸化膜の積層膜またはタンタル酸化膜などの誘電
材料からなる誘電膜１４と、誘電膜１４上に形成された
多結晶シリコンなどの導電材料からなる上部電極１５と
を含む。下部電極１３ａ（１３ｂ）は、アクセストラン
ジスタ１９ａ（１９ｂ）のソース／ドレイン領域６ａ、
９ａ （６ｂ、 ９ｂ）に接続されている。ビッ
ト線１８は、絶縁膜１６からなる層間膜の上に形成され
ており、アクセストランジスタ１９ａ（１９ｂ）のソー
ス／ドレイン領域６ｃ、９ｃに導電膜１０を介して接続
されている。また、キャパシタ２０ａ（２０ｂ）は、こ
の導電膜１０の上方に乗り上げた形で形成されており、
メモリセルの表面積を増やすことなくキャパシタ面積を
増加させることができる。この結果、半導体装置の高集
積化に伴なってキャパシタ面積が縮小された場合にも、
従来に比べてキャパシタ容量を向上させることができる
。したがって、高集積化に適したＤＲＡＭが得られる。 ［００１５］図２は、本発明の第２の実施例によるＤＲ
ＡＭのメモリセルの平面レイアウト図である。図２を参
照して、この第２の実施例では、導電膜１０が、図１（
Ｂ）に示したものと比べてゲート電極４ａ、４ｂの方向
に拡大されている。そして、導電膜１０に対してビット
線１８を接続するための開口部１７と、キャパシタの上
部電極１５の開口部とは、隣接する４個のキャパシタの
下部電極１３ａｌ、１３ａ２，１３ｂｌ、１３ｂ２に囲
まれた領域の中央部に形成されている。このような構成
にすることにより、図１（Ｂ）に示したように、隣接す
る２個のキャパシタの下部電極間に開口部１７が形成さ
れている場合よりも、キャパシタの下部電極の面積を拡
大することができる。 ［００１６］図３ないし図１４は、図１に示したメモリ
セルの製造プロセスを説明するための断面構造図である
。図３ないし図１４を参照して、次に製造プロセスにつ
いて説明する。まず、図３に示すように、半導体基板１
表面の所定領域にＬＯＣＯ８法を用いて素子分離領域２
を形成する。次に、図４に示すように、半導体基板１の
表面を熱酸化して、素子分離領域２で囲まれた半導体基
板１の表面に酸化膜３を形成する。減圧ＣＶＤ法により
、リンをドープした多結晶シリコンの導電膜４を酸化膜
３上に形成する。さらに、減圧ＣＶＤ法によって酸化膜
からなる絶縁膜５を形成する。図５に示すように、フォ
トリソグラフィ法およびドライエツチング法を用いて、
酸化膜３．導電膜４および絶縁膜５の所定部分を残して
除去する。これにより、アクセストランジスタおよびワ
ード線のゲート酸化膜３ａ、３ｂとゲート電極４ａ、４
ｂ、４ｃ、４ｄとが形成される。次に、図６に示すよう
に、ゲート電極４ａ、４ｂ、４ｃ、４ｄとそれらの上部
に形成された絶縁膜５とをマスクとして、イオン注入法
によって半導体基板１の表面に比較的低濃度の不純物領
域６ａ、６ｂ、６ｃを形成する。図７に示すように、減
圧ＣＶＤ法により、酸化膜からなる絶縁膜７を半導体基
板１の全面に形成する。次に、図８に示すように、異方
性エツチング法により、絶縁膜７を選択的に除去する。 これにより、ゲート電極４ａ、 ４ｂ、 ４ｃ、 ４ｄ
の上部および側壁部に絶縁膜８を形成する。次に、図９
に示すように、ゲート電極４ａ、４ｂ、４ｃ、４ｄおよ
びその上部と側壁部分に形成された絶縁膜８をマスクと
して、イオン注入法によって半導体基板１の表面に比較
的高濃度の不純物領域９ａ、９ｂ、９ｃが形成される。 この結果、いわゆるＬＤＤ構造のトランジスタが形成さ
れる。なお、このアクセストランジスタの構造はＬＤＤ
構造でなくてもよく、他の構造であってもよい。次に、
図１０に示すように、減圧ＣＶＤ法により、多結晶シリ
コンからなる導電膜１０を形成し、酸化膜からなる絶縁
膜１１を形成する。フォトリソグラフィ法およびドライ
エツチング法を用いて、後述のビット線が接続されるア
クセストランジスタのソース／ドレイン領域６ｃ。 ９ｃを被覆するように導電膜１０および絶縁膜１１を残
し、他の部分を除去する。図１１に示すように、減圧Ｃ
ＶＤ法により、酸化膜からなる絶縁膜を半導体基板１の
全面に形成する。異方性エツチング法により、その絶縁
膜を選択的に除去して導電膜１０の上部および側壁部に
絶縁膜１２を形成する。次に、図１２に示すように、減
圧ＣＶＤ法により、多結晶シリコンからなる導電膜を形
成し、フォトリソグラフィ法およびドライエツチング法
を用いて、キャパシタの下部電極１３ ａ、 １３
ｂを形成する。続いて、減圧ＣＶＤ法により、窒化膜を
半導体基板１の全面に形成し、酸素雰囲気中で熱処理を
施すことにより窒化膜の一部を酸化させキャパシタの誘
電膜１４を形成する。図１３に示すように、減圧ＣＶＤ
法により、多結晶シリコンからなる導電膜を全面に形成
し、所定領域以外の導電膜を除去し、キャパシタの上部
電極１５を形成する。次に、図１４に示すように、ＣＶ
Ｄ法により、酸化膜からなる絶縁膜１６を全面に形成し
所定の部分にコンタクト１７を開口する。最後に、図１
（Ａ）に示したように、減圧ＣＶＤ法により、多結晶シ
リコンからなる導電膜を形成し、続いてスパッタリング
法によりタングステンシリサイド膜を全面に形成する。 フォトリソグラフィ法およびドライエツチング法を用い
てビット線１８を形成する。 ［００１７］なお、本実施例では、ビット線１８として
、タングステンシリサイド膜と多結晶シリサイド等のポ
リサイド構造の例を示したが、本発明はこれに限らず、
多結晶シリコン膜、金属シリサイド膜、金属膜、ＴｉＮ
膜またはこれらの膜を交互に重ねた複合膜であってもよ
い。また、本実施例では、素子分離領域に厚い酸化膜を
形成するＬＯＣＯ８法を用いた例を示したが、本発明は
これに限らず、他の分離方法でもよく、たとえばフィー
ルドシールド方法でも同様の効果が得られる。さらに、
本実施例では、導電膜１０を多結晶シリコンにより形成
したが、本発明はこれに限らず、高融点金属、高融点金
属シリサイドまたはこれらの複合膜により形成してもよ
い。 ［００１８１図１５は、本発明の第３の実施例を示した
ＤＲＡＭのメモリセルの断面構造図である。図１５を参
照して、この第３の実施例は、上記第１の実施例におい
てビット線と不純物領域との間に形成した導電膜１０を
、素子分離領域２上のワード線４ｃ、４ｄ上にも形成す
る。すなわち、この部分でもキャパシタを導電膜１０に
絶縁膜を介して乗り上げた構造にすることにより、さら
にキャパシタ面積を増大させることができる。 ［００１９１図１６は、本発明の第４の実施例を示した
ＤＲＡＭのメモリセルの断面構造図および平面レイアウ
ト図である。図１６の（Ａ）および（Ｂ）を参照して、
キャパシタ下部電極１３ ａ、 １３ ｂが乗り上げ
ている導電膜１０は、埋込みビット線１８と一体的に接
続されている。この場合、埋込みビット線１８は、キャ
パシタ領域が形成される前に形成されるため、段差的に
は第１の実施例より軽減される。 ［００２０］図１７は、本発明の第５の実施例によるＤ
ＲＡＭのメモリセルの断面図および平面レイアウト図で
ある。図１７を参照して、この第５の実施例では、図１
６に示した第４の実施例と異なり、導電膜１０とビット
線１８とは一体的には接続されていない。すなわち、導
電膜１０とビット線１８とは、コンタクト部１７におい
て電気的（物理的）に接続されている。ここで、上記し
た第１．第３．第４の実施例と同様にこの第５の実施例
においても、ゲート電極４ａ、４ｂのサイドウオール８
ｂ、ｓｂと、導電膜１０のサイドウオール１２ａ、１２
ｂとの接続部分がそれぞれ階段状になるように形成され
ている。このように構成することにより、従来集積化さ
れた場合に問題となっていた単純な凹型形状の場合にキ
ャパシタの下部電極が埋まってしまいその結果キャパシ
タ容量が減少するという不都合が防止できる。したがっ
て、本実施例によれば集積化された場合にも所定のキャ
パシタ容量を確保することができ、キャパシタのリフレ
ッシュ特性、ソフトエラー特性などの低下を有効に防止
することができる。また、通常段差を大きくすると段差
部で上部に堆積した膜が厚くなりエツチング時に残膜が
出やすいという不都合がある。この実施例では階段状構
造にすることにより、高段差は２分割されるので残膜が
出にくくなるという効果もある。 ［００２１１図１８は本発明の第６の実施例によるＤＲ
ＡＭのメモリセルの断面図および平面レイアウト図であ
る。図１８を参照して、この第６の実施例は、図１に示
した第１の実施例においてゲート電極４ａ、４ｂのサイ
ドウオール８ａ、８ｂのそれぞれの厚みを異ならせたこ
とを特徴とする。すなわち、本実施例では、ゲート電極
４ａ、４ｂのキャパシタの下部電極１３ ａ、 １３
ｂ側のサイドウオール８ｂ、８ｂの厚みが、ビット線
１８が導電膜１０を介して接続される側のサイドウオー
ル８ａ。 ８ａの厚みより厚く形成されている。ここで、通常メモ
リセル内のアクセストランジスタは、その一方が信号伝
達線（ビット線１８）、他方がキャパシタ用の電荷蓄積
電極（下部電極１３ａ、１３ｂ）に接続されている。そ
して、ＤＲＡＭのメモリセルの微細化、高密度化に伴っ
てショートチャネル効果によるトランジスタのパンチス
ルーという問題点が顕在化してくる。そこで、従来アク
セストランジスタを構成する不純物領域に導入する不純
物の種類を選定してパンチスルーを有効に防止する方法
が提案されている。すなわち、従来ＬＤＤ構造（Ｐ−／
Ｐ ）やＳｉｎｇｌｅ構造（Ｐ ）などの不純物領域を
構成する不純物としてリンを使用していた。しかし、リ
ンは拡散係数が大きいためショートチャネル効果が促進
されパンチスルーが発生し易くなる。このため、不純物
をリンよりも拡散係数の小さい砒素（Ａｓ）にする技術
が提案されている。ところが、キャパシタの下部電極１
３ａ、１３ｂが接続される側の不純物領域６ａ、９ａ。 ６ｂ、９ｂは、ショートチャネル効果だけでなくキャパ
シタ特性（特にリフレッシュ特性や信頼性）を考慮する
必要がある。すなわち、ショートチャネル効果を抑える
ために砒素（Ａ ｓ ）を用いてイオン注入を行なうと
、砒素はリンに比べてその原子が重いため、半導体基板
１に与えるダメージが大きくなってしまうという不都合
が生じる。この結果、キャパシタのリフレッシュ特性が
悪化してしまうという問題点があった。この一方、不純
物としてリンを用いてイオン注入を行なうとキャパシタ
のリフレッシュ特性は改善されるがショートチャネル効
果が顕著となりデバイスの微細化には適さないという問
題点があった。本実施例では、これらの問題点を解決す
るために、ゲート電極４ａ、４ｂのキャパシタ側のサイ
ドウオール８ｂ、８ｂの厚みをビット線１８側のサイド
ウオール８ａ、８ａの厚みより厚く形成する。そして、
キャパシタの下部電極１３ ａ、 １３ ｂが接続さ
れる側の不純物領域９ａ、９ｂにはリンを不純物として
用い、導電膜１０を介してビット線１８が接続される側
の不純物領域９ｃには砒素（Ａｓ）を不純物として用い
る。これにより、ショートチャネル効果を有効に防止し
、かつ、キャパシタ特性も向上させることが可能なデバ
イスを提供することが可能となった。また、本実施例で
は、キャパシタの下部電極１３ａ、１３ｂの段差が軽減
されるため、これをエツチングすることが容易になると
いう効果もある。 ［００２２］図１９は本発明の第７の実施例によるＤＲ
ＡＭのメモリセルの断面図である。図１９を参照して、
この第７の実施例は、図１６に示した第４の実施例にお
いて、図１８に示す第６の実施例と同様にゲート電極４
ａ、４ｂのサイドウオール８ａ、８ｂの厚みをそれぞれ
異ならせている。そして、図１８に示した第６の実施例
と同様にキャパシタの下部電極１３ ａ、 １３ ｂ
か接続される側の不純物領域９ａ、９ｂの不純物として
はリンを用い、ビット線１８と一体的に接続された導電
層１０が接続される側の不純物領域９ｃの不純物として
は砒素（Ａｓ）を用いる。このように合成することによ
って、図１８に示した第６の実施例と同様の効果が得ら
れる。 ［００２３］
【発明の効果】以上のように、この発明によれば、信号
電荷を蓄積するための容量手段が、信号伝達線と半導体
基板との間に形成された第１の導電膜の上に部分的に乗
り上げた構造を有しており、その乗り上げた分だけ容量
手段としての表面積が増加される。また、信号伝達線に
対して不純物領域との間に上記第１の導電膜を介在させ
ることにより、信号伝達線の段差が軽減される。これに
より、スタックドキャパシタにおいて、メモリセルサイ
ズが縮小された場合にも、信号伝達線の配線層形成上の
困難を伴うことなくキャパシタ容量を確保することがで
き、高集積化に適した半導体装置およびその製造方法を
提供し得るに至った。
電荷を蓄積するための容量手段が、信号伝達線と半導体
基板との間に形成された第１の導電膜の上に部分的に乗
り上げた構造を有しており、その乗り上げた分だけ容量
手段としての表面積が増加される。また、信号伝達線に
対して不純物領域との間に上記第１の導電膜を介在させ
ることにより、信号伝達線の段差が軽減される。これに
より、スタックドキャパシタにおいて、メモリセルサイ
ズが縮小された場合にも、信号伝達線の配線層形成上の
困難を伴うことなくキャパシタ容量を確保することがで
き、高集積化に適した半導体装置およびその製造方法を
提供し得るに至った。
【図１】本発明の一実施例を示したＤＲＡＭのメモリセ
ルの断面図および平面レイアウト図である。
ルの断面図および平面レイアウト図である。
【図２】本発明の第２の実施例によるＤＲＡＭのメモリ
セルの平面レイアウト図である。
セルの平面レイアウト図である。
【図３】図１に示したＤＲＡＭのメモリセルの製造プロ
セスを説明するための断面構造図である。
セスを説明するための断面構造図である。
【図４】図１に示したＤＲＡＭのメモリセルの製造プロ
セスを説明するための断面構造図である。
セスを説明するための断面構造図である。
【図５】図１に示したＤＲＡＭのメモリセルの製造プロ
セスを説明するための断面構造図である。
セスを説明するための断面構造図である。
【図６】図１に示したＤＲＡＭのメモリセルの製造プロ
セスを説明するための断面構造図である。
セスを説明するための断面構造図である。
【図７】図１に示したＤＲＡＭのメモリセルの製造プロ
セスを説明するための断面構造図である。
セスを説明するための断面構造図である。
【図８】図１に示したＤＲＡＭのメモリセルの製造プロ
セスを説明するための断面構造図である。
セスを説明するための断面構造図である。
【図９】図１に示したＤＲＡＭのメモリセルの製造プロ
セスを説明するための断面構造図である。
セスを説明するための断面構造図である。
【図１０】図１に示したＤＲＡＭのメモリセルの製造プ
ロセスを説明するための断面構造図である。
ロセスを説明するための断面構造図である。
【図１１】図１に示したＤＲＡＭのメモリセルの製造プ
ロセスを説明するための断面構造図である。
ロセスを説明するための断面構造図である。
【図１２】図１に示したＤＲＡＭのメモリセルの製造プ
ロセスを説明するための断面構造図である。
ロセスを説明するための断面構造図である。
【図１３】図１に示したＤＲＡＭのメモリセルの製造プ
ロセスを説明するための断面構造図である。
ロセスを説明するための断面構造図である。
【図１４】図１に示したＤＲＡＭのメモリセルの製造プ
ロセスを説明するための断面構造図である。
ロセスを説明するための断面構造図である。
【図１５】本発明の第３の実施例を示したＤＲＡＭのメ
モリセルの断面図である。
モリセルの断面図である。
【図１６】本発明の第４の実施例によるＤＲＡＭのメモ
リセルの断面図および平面レイアウト図である。
リセルの断面図および平面レイアウト図である。
【図１７】本発明の第５の実施例によるＤＲＡＭのメモ
リセルの断面図および平面レイアウト図である。
リセルの断面図および平面レイアウト図である。
【図１８】本発明の第６の実施例によるＤＲＡＭのメモ
リセルの断面図および平面レイアウト図である。
リセルの断面図および平面レイアウト図である。
【図１９】本発明の第７の実施例によるＤＲＡＭのメモ
リセルの断面図および平面レイアウト図である。
リセルの断面図および平面レイアウト図である。
【図２０】従来のＤＲＡＭのブロック図である。
【図２１】従来のメモリセルの構成を説明するための等
価回路図である。
価回路図である。
【図２２】従来のスタックドタイプのメモリセルの断面
図である。
図である。
１ 半導体基板
２ 素子分離領域
３ａ、３ｂ ゲート酸化膜
４ａ、 ４ｂ、 ４ｃ、 ４ｄ ゲート電極６ａ、
６ｂ、 ６ｃ 不純物領域８ 絶縁膜 ８ｂ、８ｂ サイドウオール １２ 絶縁膜 １２ａ、１２ｂ サイドウオール １３ａ、１３ｂ 下部電極 １４ 誘電膜 １５ 上部電極 １６ 絶縁膜 １７ 開口部 １８ ビット線 １９ ａ、 １９ ｂ アクセストランジスタ２０
ａ、２０ｂ キャパシタ なお、図中、同一符号は同一または相当部分を示す。
６ｂ、 ６ｃ 不純物領域８ 絶縁膜 ８ｂ、８ｂ サイドウオール １２ 絶縁膜 １２ａ、１２ｂ サイドウオール １３ａ、１３ｂ 下部電極 １４ 誘電膜 １５ 上部電極 １６ 絶縁膜 １７ 開口部 １８ ビット線 １９ ａ、 １９ ｂ アクセストランジスタ２０
ａ、２０ｂ キャパシタ なお、図中、同一符号は同一または相当部分を示す。
【図２】
【図３】
【図４】
【図１】
【図５】
【図８】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２１】
【図１７】
【図１８】
【図１９】
【図２２】
【図２０】
Claims (3)
- 【請求項１】 第１導電型の半導体基板の素子分離領域
に囲まれた表面領域において所定の間隔を隔てて形成さ
れた少なくとも２つの第２導電型の不純物領域と、前記
不純物領域間の前記半導体基板上に第１の絶縁膜を介し
て形成されたゲート電極と、前記一方の不純物領域上に
形成された第１の導電膜と、前記他方の不純物領域上に
接続され、少なくともその端部が前記第１の導電膜の上
方に形成された第２の導電膜と、前記第２の導電膜上に
形成された第２の絶縁膜と、前記第２の絶縁膜上に形成
された第３の導電膜とを有する容量手段と、前記第１の
導電膜に電気的に接続された信号伝達線とを含む、半導
体装置。 - 【請求項２】 さらに、前記ゲート電極の前記第１の導
電膜側の側面部に形成された第１の側壁絶縁膜と、前記
ゲート電極の前記第２の導電膜側の側面部に形成された
第２の側壁絶縁膜とを含み、前記第２の側壁絶縁膜の厚
みは、前記第１の側壁絶縁膜の厚みより厚く形成されて
いることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 第１導電型の半導体基板上に素子分離領
域を形成する工程と、前記素子分離領域に囲まれた前記
半導体基板の主表面上に第１の絶縁膜を介してゲート電
極を形成する工程と、前記素子分離領域に囲まれた前記
半導体基板の主表面上の前記ゲート電極が形成される領
域以外の領域に少なくとも２つの第２導電型の不純物領
域を形成する工程と、前記一方の不純物領域上に第１の
導電膜を形成する工程と、前記他方の不純物領域上に接
続され少なくともその端部が前記第１の導電膜の上方に
形成されるように第２の導電膜を形成する工程と、少な
くとも前記第２の導電膜上に第２の絶縁膜を形成する工
程と、前記第２の絶縁膜上に第３の導電膜を形成する工
程と、前記第１の導電膜上に信号伝達線を形成する工程
とを含む、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011850A JPH04211162A (ja) | 1990-02-06 | 1991-02-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-26606 | 1990-02-06 | ||
| JP2660690 | 1990-02-06 | ||
| JP3011850A JPH04211162A (ja) | 1990-02-06 | 1991-02-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04211162A true JPH04211162A (ja) | 1992-08-03 |
Family
ID=26347370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011850A Withdrawn JPH04211162A (ja) | 1990-02-06 | 1991-02-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04211162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5932906A (en) * | 1995-06-28 | 1999-08-03 | Mitsubishi Denki Kabushiki Kaisha | DRAM semiconductor device |
-
1991
- 1991-02-01 JP JP3011850A patent/JPH04211162A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5932906A (en) * | 1995-06-28 | 1999-08-03 | Mitsubishi Denki Kabushiki Kaisha | DRAM semiconductor device |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |