JPH0482261A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関し、特に、半導体基板上の
素子分離領域に囲まれた領域に所定の間隔を隔てて不純
物領域が形成され、その素子分離領域上および不純物領
域間に複数のゲート電極か形成された半導体装置に関す
る。

［従来の技術］ 従来、半導体装置は、コンピュータなどの情報機器の目
覚しい普及によってその需要は急速に拡大している。さ
らに、機能的には大規模な記憶容量を有し、かつ高速動
作が可能なものが要求されている。これに伴って、半導
体記憶装置の高集積化および高速応答性あるいは高信頼
性に関する技術開発が進められている。

半導体記憶装置の中で、記憶情報のランダムな入出力が
可能なものとして、ＤＲＡＭ　（Ｄ　ｙ　ｎ　ａｍｉｃ
　　Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｍ。

ｒｙ）が知られている。

一般に、ＤＲＡＭは、多数の記憶情報を蓄積する記憶領
域であるメモリセルアレイと、外部との入出力に必要な
周辺回路とから構成されている。

第７図は、従来の一般的なりＲＡＭの構成を示したブロ
ック図である。第７図を参照して、ＤＲＡＭは、記憶情
報に対応するデータ信号を蓄積するだめのメモリセルア
レイ５１と、単位記憶回路を構成するメモリセルを選択
するためのアドレス信号を外部から受けるためのロウア
ンドカラムアドレスバッファ５２と、そのアドレス信号
を解読することによってメモリセルを指定するためのロ
ウデコーダ５３およびカラムデコーダ５４と、指定され
たメモリセルに蓄積された信号を増幅して読出ずための
センスリフレッシュアンプ５５と、データ入出力のため
のデータインバッファ５６およびデータアウトバッファ
５７と、クロック信号を発生するだめのクロックジェネ
レータ５８とを含んでいる。

半導体チップ上で大きな面積を占めるメモリセルアレイ
５１は、単位記憶情報を蓄積するためのメモリセルかマ
トリックス状に複数個配列されて形成されている。第８
図は、メモリセルアレイ５１を構成するメモリセルの４
ビツト分の等価回路図である。第８図を参照して、メモ
リセルは、１個のＭＯＳ　（Ｍｅｔａｌ−Ｏｘｉｄｅ−
５ｃｍｉｃｏｎｄｕｃｔｏｒ））ランジスタとこれに接
続された１個の容量素子とから構成されるいわゆる１ト
ランジスタ１キヤパシタ型のメモリセルである。このタ
イプのメモリセルは構造が簡単なため、メモリセルアレ
イの集積度を向上させることか容易であり、大容量のＤ
ＲＡＭに広く用いられている。

また、ＤＲＡＭのメモリセルは、その信号蓄積電荷用の
キャパシタの構造によっていくつかのタイプに分けるこ
とができる。その１つに、たとえば特公昭６０−２７８
４号公報に示されたいわゆるスタックドタイプのメモリ
セルが知られている。

第９図は、この特公昭６０−２７８４号公報に開示され
たスタックドタイプのメモリセルの断面構造図である。

第９図を参照して、このスタックドタイプのメモリセル
は、半導体基板１上に素子分離領域２か形成されており
、その素子分離領域２に囲まれる領域に所定の間隔を隔
てて不純物拡散層６ａ、６ｃが形成さている。不純物拡
散層６ａ。

６ｃの間には絶縁膜を介してゲート電極４ｂが形成され
ている。不純物拡散層６ｂ上にはキャパシタの下部電極
９ｂか形成されており、下部電極９ｂ上には誘電体層１
０を介して上部電極１１が形成されている。この下部電
極９ｂおよび誘電体層１０ならびに上部電極１１によっ
てデータ信号を蓄積するためのギヤバンクが構成される
。また、上部電極１１上には層間膜１２が形成されてお
り、不純物拡散層６ｃに接続して層間膜１２上に沿うよ
うにビット線１３が形成されている。

［発明が解決しようとする課題］ 前述のように、従来のスタックドタイプのメモリセルで
は、データ信号を蓄積するためのキャパシタは不純物拡
散層６ｂ上に形成された下部電極９ｂと誘電体層１０と
上部電極１１とから構成されており、それらは、ゲート
電極４ｂおよび素子分離領域２上に延在するように形成
されている。

ここで、ＤＲＡＭの高集積化に伴ってメモリセルサイズ
か縮小化された場合でも、記憶装置としてのＤ　ＲＡ　
Ｍの安定動作および信頼性上の観点から、１ビツトのメ
モリセルに蓄える電荷量はほぼ一定に維持しなければな
らない。

しかしなから、従来上記構成を有するスタックドタイプ
のメモリセル構造では、メモリセルサイズが縮小化され
た場合に同時にキャパシタ面積も縮小されるという不都
合が生じる。この結果、半導体装置の集積化に伴なって
Ｄ　ＲＡ　Ｎｉのメモリセルサイズが縮小化された場合
に十分なキャパシタ容量を確保することができないとい
う問題点かあった。

この発明は、上記のような課題を解決するためになされ
たもので、半導体装置の集積化に伴ってメモリセルサイ
ズが縮小された場合にも十分なキャパシタ容量を確保す
ることが可能な半導体装置を提供することを目的とする
。

［課題を解決するための手段］ この発明における半導体装置は、半導体基板上の素子分
離領域に囲まれた領域に所定の間隔を隔てて不純物領域
か形成され、素子分離領域上および不純物領域間に複数
のゲート電極が形成された半導体装置において、複数の
ゲート電極のうち素子分離領域上に形成されたゲート電
極を覆うように形成され、その上部表面に段差部を有す
る絶縁層と、素子分離領域に隣接する不純物領域に接続
され、絶縁層に沿って形成され、キャパシタの下部電極
を構成する導電層とを含む。

［作用］ この発明に係る半導体装置では、複数のゲート電極のう
ち素子分離領域上に形成されたゲート電極を覆うように
その上部表面に段差部を有する絶縁層が形成され、素子
分離領域に隣接する不純物領域にキャパシタの下部電極
を構成する導電層が接続され、絶縁層に沿ってその導電
層が形成されるので、その絶縁層の段差部に形成される
導電層の面積針だけ従来に比べてキャパシタの表面積が
増加される。

［発明の実施例コ 以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明の一実施例によるＤＲＡＭのスタックド
タイプのメモリセルを示した断面構造図である。第１図
を参照して、メモリセルは、１個のアクセストランジス
タ２０と１個のキャパシタ２１とから構成されている。

そして、メモリセルは、半導体基板１の表面に形成され
た素子分離領域２によって隣接するメモリセルと絶縁分
離されている。

アクセストランジスタ２０は、半導体基板１の素子分離
領域２に囲まれた領域に所定の間隔を隔てて形成された
不純物拡散層６ｂ、６ｃと、不純物拡散層６ｂ、６ｃの
間に位置し、薄いゲート酸化膜３ｂを介して形成された
ゲート電極４ｂとから構成されている。

キャパシタ２１は、不純物拡散層６ｂに接続された下部
電極９ｂと、下部電極９ｂ上に窒化膜と酸化膜との積層
膜あるいはタンタル酸化膜などの誘電材料からなる誘電
体層１０を介して形成され、下部電極９ｂと同様の材料
からなる上部電極１１とから構成されている。この下部
電極９ｂが接続される不純物拡散層６ｂは、アクセスト
ランジスタ２０のソースあるいはドレイン領域となる。

キャパシタ２１は、絶縁膜７ｂを介してゲート電極４ｂ
上に延在しており、素子分離領域２上では、少なくとも
その一部がその上部表面に段差部を有し、その段差部が
絶縁膜７ｂよりも厚く形成された絶縁膜８ａ上に延在し
て形成されている。この絶縁膜８ａの段差部を利用する
ことにより、メモリセルの平面積を増やすことなくキャ
パシタの面積を増加させることができ、半導体装置の集
積化に伴ってメモリセルサイズが縮小化された場合にも
記憶装置としてのＤＲＡＭの安定動作および信頼性上の
観点から必要されるキャパシタ容量を確保することがで
きる。なお、半導体基板１上には不純物拡散層６ａおよ
び６ｄも形成されており、不純物拡散層６ｄには下部電
極９ｄが接続されている。素子分離領域２上にはゲート
電極（ワード線）４ｃおよび４ｄが形成されており、ゲ
ート電極４ｄと下部電極９ｄとの間にはその上部表面に
段差部を有する絶縁膜８ｂが形成されている。上部電極
１１上には層間膜１２が形成されており、また不純物拡
散層６ｃにはビット線１３が接続されている。不純物拡
散層６ａ、６ｃとの間にはゲート酸化膜３ａを介してゲ
ート電極４ａが形成されており、ゲート電極４ａを覆う
ように絶縁膜７ａが形成されている。不純物拡散層６ａ
には下部電極９ａが接続されており、下部電極９ａ上に
は誘電体層１０を介して上部電極１１が形成されている
。上部電極１１上には層間膜１２が形成されている。

第２Ａ図ないし第２Ｇ図は、第１図に示したメモリセル
の製造プロセスを説明するための断面構造図である。第
２八図ないし第２Ｇ図を参照し、次に製造プロセスにつ
いて説明する。まず、第２Ａ図に示すように、半導体基
板１表面の所定領域にＬＯＣＯ３法を用いて膜厚０．　
２〜０．　６ｔｔｍ程度の素子分離領域２を形成する。

次に第２Ｂ図に示すように、半導体基板１表面を熱酸化
して、素子分離領域２で囲まれた半導体基板１表面に膜
厚的６ｎｍ〜２０ｎｍの酸化膜３を形成する。続いて、
減圧ＣＶＤ法により、約１１００ｎ〜３００ｎｍの膜厚
のリンがドープされた多結晶シリコンからなる導電膜４
を形成し、減圧ＣＶＤ法によリ１５０ｎｍ〜４００ｎｍ
の膜厚の酸化膜からなる絶縁膜５を形成する。第２Ｃ図
に示すように、フォトリングラフィ法およびドライエツ
チング法を用いて所定の部分を残して他の部分を除去す
る。

これによって、それぞれその上部に絶縁膜５ａ。

５ｂ、５ｃ、５ｄを有するアクセストランジスタおよび
ワード線のゲート電極４ａ、　４ｂ、　４ｃ４ｄが形成
される。次に第２Ｄ図に示すように、ゲート電極４ａ、
４ｂ、４ｃ、４ｄおよびその上部の絶縁膜５ａ、５ｂ、
５ｃ、５ｄをマスクとして、イオン注入法によって燐（
Ｐ）を導入することにより半導体基板１表面に不純物領
域６ａ、６ｂ、６ｃ、６ｄを形成する。第２Ｅ図に示す
ように、減圧ＣＶＤ法により酸化膜からなる絶縁膜を５
０ｎｍ〜４００ｎｍの膜厚で半導体基板１全面に堆積す
る。絶縁膜８ａ、８ｂの段差部をマスクして他の部分を
異方性エツチング法を用いて選択的に除去することによ
り、ゲート電極４ａ、４ｂの上部および側壁部に絶縁膜
７ａ、７ｂを形成し、ゲート電極４ｃ、４ｄ上にその上
部表面に絶縁膜７ａ、７ｂより厚みの厚い段差部を有す
る絶縁膜８ａ、８ｂが形成される。次に第２Ｆ図に示す
ように、減圧ＣＶＤ法により多結晶シリコンからなる導
電膜を５０ｎｍ〜４００ｎｍの厚さに堆積し、通常のフ
ォトリソグラフィ法およびドライエツチング法を用いて
キャパシタの下ｉ（［極９ａ、９ｂ。

９ｄを形成する。次に、第２Ｇ図に示すように、減圧Ｃ
ＶＤ法により、窒化膜を半導体基板１全面にたとえば４
ｎｍ〜１０ｎｍの膜厚に堆積する。

酸素雰囲気中で熱処理を施すことによりこの窒化膜の一
部を酸化させ、キャパシタの誘電体層１０を形成する。

続いて、減圧ＣＶＤ法により多結晶シリコンからなる導
電膜を約５０ｎｍ〜３００ｎｍの膜厚て全面に堆積し、
所定領域以外の導電膜を除去してキャパシタの上部電極
１１を形成する。

最後に、第１図に示したように、ＣＶＤ法により酸化膜
からなる絶縁膜１２をたとえば１１００ｎ〜７００ｎｍ
の膜厚で全面に堆積する。後述するビット線がゲート電
極のソース・ドレイン領域と接続される部分にコンタク
トを開孔する。次に、ＣＶＤ法により多結晶シリコンか
らなる導電膜をたとえば５０ｎｍ〜２００ｎｍの膜厚で
全面に堆積する。その後、スパッタ法によりタングステ
ンシリサイド膜をたとえば５０ｎｍ〜４００ｎｍの膜厚
で全面に堆積し通常のフォトリソグラフィ法およびドラ
イエツチング法を用いてビット線１３を形成する。

なお、本実施例では、ビット線１３としてタングステン
シリサイド膜と多結晶シリコンのポリサイド構造の例を
示したが、本発明はこれに限らす、多結晶シリコン膜、
金属シリサイド膜、金属膜。

ＴｉＮ膜、あるいはこれらの膜を交互に重ね合わせた複
合膜であってもよい。また、本実施例では、素子分離領
域に厚い酸化膜を形成するＬＯＣＯＳ法の例を示したが
、本発明はこれに限らず、他の分離方法でもよく、たと
えばフィールドシールド分離方法であってもよい。

第３図は本発明の第２の実施例によるＤＲＡＭのメモリ
セルを示した断面構造図である。第３図を参照して、第
１図に示した第１の実施例においては、素子分離領域２
上のゲート電極４ｃ、４ｄ間の絶縁膜は比較的大きな段
差を有しているが、本実施例ではゲート電極４Ｃと４ｄ
の間は絶縁膜１８ａおよび１８ｂにより平坦もしくは平
坦に近くなるまで埋められている。本実施例はキャパシ
タ面積が増大される効果は第１の実施例と変わらないが
、ワード線間（ゲート電極４ｃ、４ｄ間）の段差が低減
されるので、後の工程でのパターン形成が容易になると
いうメリットがある。

第４図は本発明の第３の実施例によるＤＲＡＭのメモリ
セルを示した断面構造図である。第４図を参照して、本
実施例においては、キャパシタの下部電極１９ｂ、１９
ｄがワード線（ゲート電極４ｃ、４ｄ）を完全に被覆し
、その端部がゲート電極４ｃ、４ｄ間にあり、かつ、ゲ
ート電極４ｃ。

４ｄよりも低い位置にある。このように構成することに
よって、ワード線（ゲート電極）の両方の側壁部がキャ
パシタ電極の段差として利用でき、−層のキャパシタ面
積の拡大を図ることができる。

第５図は本発明の第４の実施例によるＤＲＡＭのメモリ
セルを示した断面構造図である。第５図を参照して、本
実施例においては、第４図に示した第３の実施例と同様
キャパシタの下部電極２９ｂ、２９ｄはワード線（ゲー
ト電極）の両方の側壁部を被覆しているが、ゲート電極
間のキャパシタ下部電極２＝９ｂ、２９ｄの端部はゲー
ト電極と同じかゲート電極よりも高い位置にあり素子分
離領域２の絶縁膜の膜厚が薄くなるのを防止している。

第６図は本発明の第５の実施例によるＤＲＡＭのメモリ
セルを示した断面構造図である。第６図を参照して、第
１図から第５図に示した実施例では、ゲート電極上の部
分的に膜厚の厚い段差部は、絶縁膜により形成されてい
たが、本実施例では導電膜１４および導電膜１４を完全
に被覆する絶縁膜１５によってキャパシタに対する段差
を形成している。なお、導電膜１４はキャパシタに対す
る段差をつくる目的のみに使用されている。

上記のように本実施例では、素子分離領域上のゲート電
極上に形成された絶縁膜の上部表面に段差部を設けるこ
とにより、この段差部を利用して信号電荷蓄積用のキャ
パシタは従来と同−平面積でこの段差部の表面積分だけ
キャパシタ面積を増加することができ、集積化された場
合にも十分なキャパシタ容量を確保することができる。

［発明の効果］ 以上のように、この発明によれば、素子分離領域上に形
成されたゲート電極を覆うようにその上部表面に段差部
を有する絶縁層を形成し、素子分離領域に隣接する不純
物領域にキャパシタの下部電極を構成する導電層を接続
するとともに絶縁層に沿って形成することにより、その
段差部に形成される導電層の面積だけ従来に比べてキャ
パシタの表面積が増加されるので、半導体装置の集積化
に伴ってメモリセルサイズが縮小された場合にも十分な
キャパシタ容量を確保することが可能な半導体装置を提
供し得るに至った。

【図面の簡単な説明】

第１図は本発明の一実施例によるＤＲＡＭのスタックド
タイプのメモリセルを示した断面構造図、第２Ａ図ない
し第２Ｇ図は第１図に示したメモリセルの製造プロセス
を説明するための断面構造図、第３図は本発明の第２の
実施例によるＤＲＡＭのメモリセルを示した断面構造図
、第４図は本発明の第３の実施例によるＤＲＡＭのメモ
リセルを示した断面構造図、第５図は本発明の第４の実
施例によるＤＲＡＭのメモリセルを示した断面構造図、
第６図は本発明の第５の実施例によるＤＲＡＭのメモリ
セルを示した断面構造図、第７図は従来の一般的なりＲ
ＡＭの構成を示すブロック図、第８図は従来のメモリセ
ルプレイを構成するメモリセル４ビツト分の等価回路図
、第９図は従来のスタックドタイプのメモリセルを示し
た断面構造図である。 図において、１は半導体基板、２は素子分離領域、４ａ
、４ｂ、４ｃ、４ｄはゲート電極、６ａ。 ６ｂ、６ｃ、６ｄは不純物拡散層、７ａ、　７ｂ。 ７ｃ、７ｄは絶縁膜、８ａ、８ｂは絶縁膜、９ａ。 ９ｂ、９ｄは下部電極、１０は誘電体層、１１は上部電
極、１３はビット線、２０はアクセストランジスタ、２
１はキャパシタである。 なお、各図中、同一符号は、同一または相当部分を示す
。 第 図 フ１ 第 図 第 図 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 半導体基板上の素子分離領域に囲まれた領域に所定の間
   隔を隔てて不純物領域が形成され、前記素子分離領域上
   および前記不純物領域間に複数のゲート電極が形成され
   た半導体装置において、前記複数のゲート電極のうち前
   記素子分離領域上に形成されたゲート電極を覆うように
   形成され、その上部表面に段差部を有する絶縁層と、 前記素子分離領域に隣接する不純物領域に接続され、前
   記絶縁層に沿って形成され、キャパシタの下部電極を構
   成する導電層とを含む、半導体装置。