JPH04211518A - 超伝導回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的にはジョセフソン
素子を備えた超伝導回路に係り、特に超伝導回路の出力
を半導体プロセッサでの使用に相応しい信号に変換する
出力変換回路を含む超伝導回路に関する。

【０００２】

【従来の技術】一般にジョセフソン素子を有する超伝導
回路では、ジョセフソン接合に使用される材料に固有の
エネルギーギャップにより決定される論理振幅をもった
出力論理信号が出力される。ジョセフソン接合の代表的
材料の一つであるニオビウム（Ｎｂ）　をこの目的に使
用すると、約３ｍＶの論理振幅が得られる。消費電力の
節減にはこの低い論理振幅は有利であるが、この論理振
幅水準は室温条件で動作させる半導体回路を駆動するに
は低すぎる。ジョセフソン回路の動作には極めて低い温
度環境が必要であることを留意しておかなければならな
い。このため、液体ヘリウムのような冷媒を入れた低温
容器がジョセフソン回路の収納に用いられている。こう
して室温環境で動作する処理回路はジョセフソンプロセ
ッサの出力の後処理に欠かすことができない。一般に約
数百ｍＶの論理振幅がこのような処理回路では必要であ
り、例えばＣＭＯＳ（相補型金属酸化膜半導体）素子を
このために使用すると、その素子を駆動するのに必要な
論理振幅は約１　．　５Ｖになる。一方、ＧａＡｓ　Ｆ
ＥＴ（電界効果ドランジスタ）を使う場合、好ましい論
理振幅は約８００ｍＶ　となる。 バイポーラトランジスタを使用するには、好ましい論理
振幅は約４００ｍＶ　である。

【０００３】このように、ジョセフソンプロセッサが直
接、これらの半導体処理回路に出力すると、その半導体
処理回路は適切にあるいは全く動作しない恐れがある。 適切に動作したとしても、係るシステムは外部雑音に極
めて脆い。このような事情からジョセフソンプロセッサ
の論理振幅を半導体回路による処理に相応しい水準に変
換するジョセフソン集積回路の一部として、ジョセフソ
ンプロセッサと共に低温環境で動作可能な超伝導出力装
置に対する強い要求が見られる。

【０００４】図１６は特願昭６１−１７１５５１１によ
る従来のジョセフソンゲート回路を示す回路図である。 同図において、回路は直列につながれた複数のジョセフ
ソン接合Ｊ１１，Ｊ１２，，，Ｊ１ｎ　を含む第　１の
接合群１１、複数のジョセフソン接合Ｊ２１，Ｊ２２，
，，を含む第　２の接合群１２、第　１の接合群１１に
直列でつながれている第　１の抵抗Ｒ１，　同じく第　
２の接合群に直列接続する第　２の抵抗Ｒ２を含み、接
合群１１及び、抵抗Ｒ１がブリッジ回路の第　１の分岐
を構成し、接合群１２及び抵抗Ｒ２がそのブリッジ回路
の第　２の分岐を構成する。ドライバ１０にはブリッジ
の中立接続点へ接続した端子ＰＶｃｃで駆動電流Ｉｂが
投入され、接合群１１及び１２のジョセフソン接合は各
ジョセフソン接合で同じ臨界電流Ｉｓを有する。

【０００５】動作時において、端子ＰＶｃｃで供給され
るバイアス電流Ｉｂは分岐し、第　１、第　２の分岐で
同じ大きさでこの第　１、第　２の分岐を通して流れる
ようになる。こうして、電流Ｉｂ／２は第　１、第　２
の分岐を通じて流れる。 この電流Ｉｂ／２　が分岐に含まれたジョセフソン接合
の臨界電流より低い限り、接合群１１、１２が超伝導状
態を維持する。

【０００６】この状態で入力電流Ｉｉｎ　が接合群１１
と抵抗Ｒ１間の接続点に接続された入力端子Ｐｉｎ　へ
供給されると電流Ｉｉｎは図　１で点線で示した通路を
通ることになり、大きさがＩｉｎ／２＋Ｉｂ／２の電流
が第　２の分岐を通して流れ、一方、大きさが−Ｉｉｎ
／２＋Ｉｂ／２　の電流は第　１の分岐を通して流れる
ことになる。こうして、第　２の分岐の電流値Ｉｉｎ／
２＋Ｉｂ／２が第　２の接合群１２の中の少なくともい
くつかのジョセフソン接合の臨界電流を越えると、これ
らのジョセフソン接合は有限電圧状態に移行し、第　２
の分岐に抵抗が現れる。この抵抗の出現に対応して、い
ままで第　２の分岐を流れていた駆動電流Ｉｂ／２は第
　１の分岐に流れが変わる。これにより、第　１の接合
群１１を通じて流れる電流Ｉｂのオーバーシュートが起
こり、第　１群１１のジョセフソン接合Ｊ１１−Ｊ１ｎ
　がいずれも有限電圧状態に遷移する。 さらに、これらジョセフソン接合Ｊ１１−Ｊ１ｎ　の遷
移に対応して、ジョセフソン接合Ｊ２１−Ｊ２ｎ　がい
ずれも有限電圧状態に変わり、抵抗Ｒ２及び第　２の接
合群１２の間の接続点に接続された出力端子Ｐｏｕｔに
は、各ジョセフソン接合のエネルギーギャップにジョセ
フソン接合の段階数を乗じた電圧が現れる。

【０００７】図１７（Ａ）　〜図１７（Ｆ）　は従来の
ジョセフソン回路の動作を示す。図１７（Ａ）は図１の
回路のパラメータを定義し、図１７（Ｂ）　〜図１７（
Ｆ）は前記動作に応じて現れる波形を示す。

【０００８】図１７（Ｂ）　に示した入力端子Ｐｉｎ　
部での入力電流Ｉｉｎ　の立ち上がりで、第　２の分岐
を流れる電流ＩＲは上昇し、ジョセフソン接合のいくつ
かはタイミングＴ１で有限電圧状態へ切り替わり始める
。タイミングＴ１の後、電流ＩＲは大幅に低下する。一
方、第　１分岐を流れる電流ＩＬは図　２（Ｄ）　に示
したタイミングＴ２でサージ状態になる。この電流ＩＬ
のサージに対応して第　１の分岐のジョセフソン接合は
すべて有限電圧状態に切り替わり、電流ＩＲは図　２（
Ｂ）　に示すタイミングＴ３で大きなピークで表したよ
うに再び、上昇する。それにより、第　２の分岐のジョ
セフソン接合がすべて有限電圧状態に切り替わり、直列
接続のジョセフソン接合数を掛けたギャップ電圧を乗じ
た値の出力電圧が出力端子Ｐｏｕｔに現れる。これに対
応して、負荷ＲＬへの出力電流ＩＲＬ　は図　２（Ｆ）
　に示すように上昇する。

【０００９】

【発明が解決しようとする課題】しかるに、この従来の
ドライバには半導体処理回路を出力端子Ｐｏｕｔに接続
する際に、ジョセフソン接合の遷移をおこすはずの電流
ＩＬ或いはＩＲが、半導体回路の入力インピーダンスが
低いため、負荷ＲＬを構成する半導体回路へ流れてしま
う問題点を有する。特に時間Ｔ２ないし、Ｔ３で電流損
失が生じると出力ドライバの動作が不安定となってしま
う。さらに、直列に接続されたジョセフソン接合の数の
多さに伴って、多くのジョセフソン接合及びそれに対応
する第　１、第　２の分岐に大きな、しかし、予測でき
ない寄生インダクタンスが生じ、時間Ｔ２ないし、Ｔ３
における電流のオーバーシュートが充分な強さで期待通
りに起こらないことがある。このように図　１に示した
従来の回路は充分な信頼性に欠けるという問題がついて
まわる。

【００１０】本発明は上記の点に鑑みなされたもので所
定の論理演算を行うジョセフソンプロセッサ及び論理振
幅を上げて出力信号を出力するためにジョセフソンプロ
セッサの出力論理信号を受けることができる動作信頼性
の高い超伝導回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】図１は本発明の原理を示
すブロック図である。論理演算を行い、その結果を第１
の論理振幅を有する出力論理信号として出力するジョセ
フソン演算回路２を備え、出力論理素子と外部回路が行
う処理に適した論理振幅に変換して出力する超伝導回路
１において、各々磁気結合した磁界制御ラインを有する
と共にバイアス電流を供給され、制御ライン上の信号に
応じて超伝導状態から有限電圧状態に遷移して、遷移に
伴い基本論理振幅を発生させる超伝導量子干渉素子を複
数個直列接続してなり、且つバイアス電流が複数の該超
伝導量子干渉素子を順次流れるように、また、出力論理
信号が制御ラインを通って、複数の超伝導量子干渉素子
を順次流れるように構成され、基本論理振幅の和として
第１の論理振幅よりも実質的に大きい第２の論理振幅を
有する論理信号を出力端子に出力する電圧増幅手段と、
出力端子に接続され、外部回路に第２の論理振幅を有す
る論理信号を出力するのに適し、且つ電力増幅手段３に
おける超伝導量子干渉素子の遷移が行われているとき、
超伝導量子干渉素子に流れ込むバイアス電流が、実質的
に出力端子から流れ出さないような、出力インピーダン
スを有するインピーダンス変換手段４とを有する。

【００１２】また、１つの超伝導量子干渉素子が、第１
のジョセフソン接合、第２のジョセフソン接合及び第１
のインダクタンスをループ状に接続した第１の超伝導ル
ープと、第１のジョセフソン接合、第３のジョセフソン
接合及び第２のインダクタンスをループ状に接続した第
２の超伝導ループと、第１のインダクタンスに磁界結合
する第１の磁界制御ラインと、第２のインダクタンスに
磁界結合する第２の磁界制御ラインを含み、各超伝導量
子干渉素子の前記第１のジョセフソン接合同士を直列接
続する超伝導回路であって、各超伝導量子干渉素子の第
１の磁界制御ライン同士及び第２の磁界制御ライン同士
を直列接続する。

【００１３】

【作用】本発明の出力ドライバ回路は出力振幅信号の論
理振幅を増やすための電圧増幅器回路とインピーダンス
変換回路を含み、この電圧増幅回路には１以上のジョセ
フソン接合を含み、及びその電圧増幅器回路の出力信号
を受けるインピーダンス変換回路が接続され、さらにイ
ンピーダンス変換回路は高インピーダンスを有するので
、電圧増幅器回路の動作はこのインピーダンス変換回路
へ流れる電流を影響を受けない。

【００１４】また、半導体回路を駆動するために充分な
大きな出力電圧がインピーダンス変換回路から得られ、
その際に、増加器回路の動作に不利な影響は起こらない
ことにより信頼できる電圧変換が可能である。

【００１５】

【実施例】図１は本発明の原理を示すブロック図を示す
。同図は超伝導回路１の全体構造を示しており、超伝導
回路１　は論理演算を行い、ジョセフソン素子に適切な
第　１の低い論理振幅で出力論理信号を出すジョセフソ
ンプロセッサ２　、このジョセフソンプロセッサ２　か
らの出力論理信号を供給されて、その信号に反応して高
くなる論理振幅を有する出力論理信号を出力する電圧増
幅回路３　、及びこの電圧増幅回路３　に接続されてそ
の動作を安定させるインピーダンス変換回路４　を含む
。注意すべきことは、ジョセフソンプロセッサ２　、電
圧増幅回路３　及びインピーダンス変換回路４　がいず
れも冷却容器（　図示せず）に収納され、超伝導状態で
超伝導回路に使用されるジョセフソン接合を維持するこ
とができる。

【００１６】インピーダンス変換回路４　の出力は次に
、冷却容器の外部に配設されることのある半導体処理回
路５　に供給される。これにより、電圧増幅回路３　及
びインピーダンス変換回路４　はジョセフソンプロセッ
サ２　の出力を半導体処理回路５　による処理に相応し
い信号に変換する出力ドライバ回路１’を構成する。イ
ンピーダンス変換回路４は高入力インピーダンスを有す
るので、電圧増幅回路３の動作は半導体処理回路５　を
接続することによる影響を受けない。

【００１７】図２は本発明の第　１実施例の具体的な構
成を示す回路図である。同図は出力ドライバ回路１’の
電圧増幅回路３　の詳細構造を示す。同図及び後掲の図
５、図６ではジョセフソンプロセッサ２　、インピーダ
ンス変換回路４　及び半導体処理回路５　についてはそ
の概要を示すにすぎない。インピーダンス変換回路４　
の構造は後で詳細に説明する。ジョセフソンプロセッサ
は例えば、公知のＩＩＲ　フィルタの構造を有すること
があり、Ｊ　として概要を示した１　以上のジョセフソ
ン素子を含む。さらに、半導体処理回路５　は公知のい
ずれかの構成をとることがあり、低インピーダンススト
リップライン８　を介して入力論理信号を供給される。

【００１８】図２に関して、電圧増幅回路３　はジョセ
フソン干渉計論理（ＪＩＬ）　ゲート６　及び６’　を
含み、各々が直列に接続された二つのインピーダンスＬ
ａ，　Ｌｂ及び、並列に接続された３　個のジョセフソ
ン接合Ｊａ，Ｊｂ　及び、Ｊｃを含んでいる。特に、各
ＪＩＬ　ゲート６　は一端を中心接続点に接続されたイ
ンダクタンスＬａ及びＬｂを有する。バイアス電流ＩＢ
は抵抗Ｒｓを介して端子Ｐ１から中心接続点へ供給され
る。さらに、ジョセフソン接合Ｊｂは一端を中心接続点
に接続され、ジョセフソン接合Ｊａは一端をインダクタ
ンスＬａの第２の対向端に接続され、また、ジョセフソ
ン接合Ｊｃは同様に一端をインダクタンスＬｂの第　２
の端部に接続されている。さらに、各ジョセフソン接合
Ｊａ，Ｊｂ，Ｊｃの他端は互いに接続して超伝導干渉計
を構成する。

【００１９】前記ＪＩＬ　ゲート６’はＪＩＬ　ゲート
６　と以下を除いて同じ構造である。即ち、ジョセフソ
ン接合Ｊａ−Ｊｃ　の第　２の端部はＪＩＬ　ゲート６
　のジョセフソン接合Ｊａ−Ｊｃ　と共有で、バイアス
電流をジョセフソン接合Ｊａ−Ｊｃ　を介してＪＩＬ　
ゲート６　から供給される。従って、ＪＩＬ　ゲート６
　及びＪＩＬ　ゲート６’は組となる配列であり、バイ
アス電流ＩｂはＪＩＬ　ゲート６’の中心接続点を通し
て次に組へ流される。ジョセフソン接合Ｊａ−Ｊｃ　は
例えば一対のＮｂ超伝導層で酸化アルミ（Ａｌｏｘ）薄
膜をサンドイッチにした構造である。

【００２０】図　２記載のＪＩＬ　ゲート６　及び６’
（　説明図では全部で３４）　は、ジョセフソンプロセ
ッサ２　の出力端子から延びて、バイアス抵抗ＲＬを介
して接地された外部制御ラインｋ　へ磁気的に結合され
ており、この制御ラインｋ　は各々、一対のインダクタ
ンスＬＡ，ＬＢ　からなるインダクタンスを含み、この
ようなインダクタンスはＪＩＬ　ゲート６　及び６’に
対応して直列に接続されている。このようにして、ゲー
ト６　及びゲート６’から構成されるＪＩＬ　ゲートの
各組において、ＪＩＬ　ゲート６　及び６’のインダク
タンスＬａ、インダクタンスＬｂはインダクタンスＬＡ
及び、インダクタンスＬＢへ結合している。

【００２１】図　３は本発明の第　１実施例の閾値特性
を示す閾値曲線図である。同図はジョセフソン接合Ｊａ
及びＪｃが０．１ｍＡ　の臨界電流を有し、ジョセフソ
ン接合Ｊｂが０．２ｍＡ　の臨界電流を、さらにインダ
クタンスＬａ及びＬｂ双方が、３．４ｐＨ　のインダク
タンス値を有する場合におけるＪＩＬ　ゲート６　及び
６’の静的特性を示す。特に、同図ではゲート６　及び
６’を通って流れるバイアス電流について制御ラインｋ
　を通って流れる電流Ｉｃの関数として作図しているこ
とである。さらに、ＪＩＬ　ゲートの遷移を引き起こさ
ずに供給され得る最高バイアス電流ＩＢが前記のパラメ
ータ設定で約０．４ｍＡ　の値を得ることである。

【００２２】図３　に示すように、４　つの異なるモー
ド“００”、“０１”、“１０”、“１１”が現れる。 モード“００”はＪＩＬ　ゲート６　あるいは６’に磁
束量子が保持されていない場合及び、論理値“０　”に
相当する。一方、モード“０１”及び“１０”はインダ
クタンスＬａ及びジョセフソン接合Ｊａ，Ｊｂ　により
ＪＩＬ　ゲート６　乃至６’に形成される第　１の超伝
導ループか、インダクタンスＬｂ及び、ジョセフソン接
合Ｊｂ，Ｊｃ　により同じＪＩＬ　ゲートに形成される
第　２の超伝導ループのいずれかに１磁束量子が保持さ
れている場合に相当する。さらに、第１及び、第２超伝
導ループ双方が磁束量子を保持している場合の特性を表
す。注意すべき点は、第３　図で線影をつけた領域はＪ
ＩＬ　ゲートを形成するジョセフソン接合が有限電圧状
態に遷移する領域を指すことである。この領域は論理値
１　に相当する。

【００２３】動作時にはバイアス電流ＩＢは図　３に示
した値ＩＢ１　のような値に設定され、この値ＩＢ１　
はラインｋ　に入力電流ＩＣがない場合に有限電圧状態
に遷移しないように決定される。それにより、電圧増幅
回路３　の各ＪＩＬ　ゲートは最初に超伝導状態に保た
れる。

【００２４】一方、ラインｋ　に入力電流ＩＣがある場
合、ＪＩＬ　ゲート６　或いは６’が有限電圧遷移をお
こさないバイアス電流の最大値（　臨界電流）　が入力
電流Ｉｃの関数として特性曲線により決定される閾値レ
ベルを越えた場合に対応して、有限電圧状態へ移行する
。多数のＪＩＬ　ゲートが直列に接続されている電圧増
幅回路３　では最小ＩＣ１　値を有するゲートが最初に
遷移をおこし、他のＪＩＬ　ゲートがそれに続く。注意
すべき点として、電圧増幅回路３　が各ＪＩＬ　ゲート
に現れる電圧の和に相当する電圧として、抵抗Ｒｓに接
続されているラインｋ１で、出力信号を出力することで
ある。ジョセフソンプロセッサ２　の出力信号論理値“
１　”に対してラインｋ１でこのようにして得られる電
圧の大きさは例えば１００ｍＶ　となることがある。論
理値“０　”に対する出力電圧は勿論、ＪＩＬ　ゲート
の超伝導状態に対応して０　である。

【００２５】こうして得られた電圧増幅回路３　には出
力電圧の大きさ、動作の信頼性、ＪＩＬ　ゲート６　及
び６’数の簡単な増減等の色々な利点がある。注意すべ
き点はＪＩＬ　ゲート数の変更が簡単にできることで、
これは、各ＪＩＬ　ゲートへの入力電流Ｉｃの供給が磁
気的に直列で全ＪＩＬ　ゲートへ結合された単一の制御
ラインｋ　により行えるからである。一方、ＪＩＬ　ゲ
ートへの論理信号の供給がラインｋ　の並列ファンアウ
ト構成により行われると、各ＪＩＬ　ゲートへ供給の電
流は関与するＪＩＬ　ゲート数に応じて変化することが
予想され、ＪＩＬ　ゲート数、それに電圧増幅の大きさ
を変更することは容易ではない。

【００２６】図　４は本発明の第　２実施例の要部を示
す回路図である。同図中、第　２図記載のＪＩＬ　ゲー
ト６　及び６’は二つのジョセフソン接合Ｊａ’，Ｊｂ
’　だけを有するＪＩＬ　ゲート１６及び１６’　に置
き換えられている。こうして各ＪＩＬゲート１６あるい
は１６’　は第　１実施例のインダクタンスＬａ，Ｌｂ
　のように接続されたインダクタンスＬａ’，Ｌｂ’　
から構成され、バイアス電流ＩＢはインダクタンスＬａ
’，Ｌｂ’　の第　１の端部が互いに接続している接続
点に供給される。 一方、ジョセフソン接合Ｊａ’　及びＪｂ’　はインダ
クタンスＬａ’　及びＬｂ’　の第　２の端部に接続さ
せる。ＪＩＬ　ゲート１６及び１６’　は第　１実施例
のＪＩＬ　ゲート６　及び６’のように配列され、ＪＩ
Ｌ　ゲート１６のジョセフソン接合Ｊａ’　及びＪＩＬ
　ゲート１６’　のジョセフソン接合Ｊａ’　はＪＩＬ
　ゲート１６及び１６’　のインダクタンスＬａ’　に
接続された端部に対向する側で共通接続される。

【００２７】図　４（Ｂ）　はＪＩＬ　ゲート１６及び
１６’　の特性を示し、ジョセフソン接合Ｊａ’　及び
Ｊｂ’　の双方が０．２ｍＡ　に設定された臨界電流を
有し、インダクタンスＬａ’　及びＬｂ’　がどちらも
Ｌ／２　値を有し、そのＬ　は５．１８ｐｈに設定され
ている。パラメータを上記の様に設定してＪＩＬ　ゲー
ト１６及び１６’　の遷移をおこさずに流れ得る最大バ
イアス電流ＩＢは図　３の場合に対応して、４．０ｍＡ
　の値になる。図　４（Ｂ）　では特に“０　”と示さ
れた曲線があるモードに対する閾値のバイアス電流を表
し、ＪＩＬ　ゲート１６乃至１６’　を構成する超伝導
ループでは磁束量子が保持されていない。一方、“１　
”と示した曲線はＪＩＬ　ゲートを構成する超伝導ルー
プに１　磁束量子が保持されているモードに対する閾値
バイアス電流を表している。同図中、線影をつけた領域
がＪＩＬ　ゲートを構成するジョセフソン接合が有限電
圧状態に遷移した領域を指すことである。

【００２８】こうして同じような電圧増幅動作が第　１
の実施例のＪＩＬ　ゲート６　及び６’の代わりに使用
されたＪＩＬ　ゲート１６及び１６’　を備えた第　２
の実施例で得られるのである。但し、第　１の実施例の
構造の方が好ましい。理由は本実施例が有限電圧状態へ
の遷移に対して（　図３　、４　（Ｂ）　で線影をつけ
た）　広めの領域のためにさらに動作に余裕を持つから
である。

【００２９】図　５は本発明の第　３の実施例の具体的
な構成を示す回路図である。同図は第　３の実施例によ
る電圧増幅回路の構造を示す。同図において、既述の各
部に相当する部分は同一符号が付され、その説明は省略
する。

【００３０】本実施例では第　１の実施例の制御ライン
ｋ　は第１の制御ラインｋｋ及び第　２の制御ラインｋ
ｋ’　に分岐し、ＪＩＬ　ゲート６　、６’（　全部で
は３４）　は１７のＪＩＬ　ゲート６　、６’を含む第
　１群と同数のＪＩＬ　ゲート６　、６’を含む第２群
に分けられている。第　１の制御ラインｋｋは第　１群
のＪＩＬ　ゲート６　、６’に順次結合され、第　２の
制御ラインｋｋ’　が第　２群のＪＩＬ　ゲート６　、
６’に順次結合されている。この構造においてはライン
ｋｋ或いはｋｋ’　の長さは半分に短くなり、制御ライ
ンのインダクタンスによる信号の遅れは減少する。

【００３１】図　６は第　４の実施例の具体的な構成を
示す回路図である。前記第　１〜第　３の実施例ではバ
イアス電流ＩＢを送るための抵抗Ｒｓは同図が示すトラ
ンジスタのような能動素子と替えることもできる。図　
６に示される実施例は第１の実施例の変更例である。構
造及び動作は明らかなので、それについての以降の説明
は省略する。ＨＥＭＴ（　高電子移動トランジスタ）　
、ＨＢＴ（ヘテロ接合バイポーラトランジスタ）　、Ｍ
ＥＳＦＥＴ（　金属半導体電界効果トランジスタ）　等
、液体ヘリウムの低温環境下で動作できる複合トランジ
スタをトランジスタ９　のために使用できる。

【００３２】図　７は本発明の第　５の実施例を示す回
路図である。同図は２　図記載の第　１の実施例の回路
のもう一つの変更例に相当する。本実施例では同じＪＩ
Ｌ　ゲート６　が直列に接続され、交互にＪＩＬ　ゲー
ト６　及び６’の代わりである。同図では電圧増幅回路
３　のみが示されている。 この場合でも図　３に関連して説明のあった動作特性が
当てはまり、電圧増幅が可能である。先の図に関連して
既述された各部に相当する部分には同一符号を付し、そ
の説明を省略する。

【００３３】図　８は第　１実施例の構成を示すレイア
ウト図であり、図　９は第　５の実施例の構成を示すレ
イアウト図である。図　８、図　９は電圧増幅回路３　
のレイアウトを示している。

【００３４】図　８はＪＩＬ　ゲート６　のインダクタ
ンスＬａ，Ｌｂ　に相当する超伝導体パターンが与えら
れている。このパターン１１はジョセフソン接合Ｊａ，
Ｊｂ，Ｊｃを介してもう一つの超伝導体パターン１２に
接続されている。さらに超伝導体パターン１２はＪＩＬ
ゲート６’に向かって伸び、ジョセフソン接合Ｊａ，Ｊ
ｂ，Ｊｃを経由してゲート６　のインダクタンスＬａ，
Ｌｂ　を構成する超伝導体パターン１１に接続されてい
る。これにより、バイアス電流ＩＢは超伝導体パターン
１１からジョセフソン接合Ｊａ，Ｊｂ，Ｊｃを介してＪ
ＩＬ　ゲート６　の超伝導体パターン１２へＪＩＬ　ゲ
ート６　の超伝導体パターン１２からジョセフソン接合
Ｊａ，Ｊｂ，Ｊｃを介してＪＩＬ　ゲート６’の超伝導
体パターン１１へ、さらに次のＪＩＬ　ゲート６　の超
伝導体パターン１１へ流れる。

【００３５】図　８のレイアウトでは超伝導体ストリッ
プで構成された制御ラインｋ　はＪＩＬ　ゲート６　の
超伝導体パターン１１に磁気的に結合されているが、こ
れはこのパターン１１に相当して形成されたループによ
ってなり、それは絶縁層によりこのループ１１から分離
されている。制御ラインｋ　はさらにＪＩＬ　ゲート６
’に伸び、そのゲート６’の超伝導体パターン１１に相
当するループを形成する。さらに、制御ラインｋ　は次
のＪＩＬ　ゲート６　に伸び、そこでこのラインｋ　は
別のループを形成してＪＩＬ　ゲート６　を形成する超
伝導体パターン１１と結合する。図　８のレイアウトパ
ターンで注意する点は同図に示すようにＸ，Ｙ，Ｚ　と
記した部分でラインｋ　に別の通路が形成されることで
ある。 これらの通路は寄生インダクタンスを形成し、このため
第　１の実施例の構造は電圧増幅動作では信頼性は有す
るもののジョセフソン回路の動作速度の点で十分ではな
い。これと同じ問題が図　７記載の実施例にもみられる
。 図９　から分かるように、ラインｋ　での信号伝搬の遅
れの原因となる別の通路Ｘ　及び、Ｙ　が現れる。

【００３６】図　９では図　８の各部に相当する部分に
は同一符号を付し、その説明を省略する。図　９で注意
すべき点はＪＩＬ　ゲート６の超伝導体１２がコンタク
トホール１３を介して、次にＪＩＬ　ゲート６　の超伝
導パターン１１に接続されていることである。

【００３７】次に遅れの問題を最小限に抑える本発明の
第　６実施例が１０、１１図との関連で説明する。

【００３８】図１０は第　６実施例の構成を示す回路図
である。図１０に関連して、制御ライン１　は連続して
直列に接続された複数のインダクタンスＬＡ，　及びこ
れらＬＡの後に連続して直列に接続された複数のインダ
クタンスＬＢを各々、若干含む。これにおいて、各イン
ダクタンスＬＡは対応するＪＩＬ　ゲートの当該インダ
クタンスＬａへ磁気結合しており、また、各インダクタ
ンスＬＢは対応するＪＩＬ　ゲートの当該インダクタン
スＬｂに磁気結合している。各ＪＩＬ　ゲートＪ１，Ｊ
１’，，，Ｊｎ　は既述のＪＩＬ　ゲートと同じ構成を
有しており、電圧増幅回路の動作についての説明は省略
する。

【００３９】図１１は本発明の第　６実施例に対応する
レイアウト図である。図１１に関連してＪＩＬ　ゲート
Ｊ１，Ｊ１’，，，Ｊｎ　はインダクタンスＬａ，Ｌｂ
　を形成する。図　８記載の超伝導体パターン１１に対
応する超伝導体パターン２２を含み、このパターン２２
には端子Ｐ１からバイアス電流１８が供給される。バイ
アス電流ＩＢはそれからジョセフソン接合Ｊａ，Ｊｂ，
Ｊｃを介して図１０記載の超伝導体パターン１２に対応
する超伝導体パターン２５へ供給される。この超伝導体
パターン２５へ供給されたバイアス電流ＩＢは次に、Ｊ
ＩＬ　ゲートＪ１’　ゲートＪ１’　のインダクタンス
ＬＡ，ＬＢ　を形成する超伝導体パターン２２へ流され
る。さらに、バイアス電流ＩＢは次の段階のＪＩＬ　ゲ
ートへ供給され、最終的には最後のＪＩＬ　ゲートＪｎ
へ到達する。

【００４０】本構造では、制御ラインｋが部分２３ａ，
２３ｂ　及び２４でＪＩＬ　ゲートＪ１，Ｊ１’，，，
Ｊｎ　へ磁気結合している。そこにおいては部分２３ａ
　は各ＪＩＬ　ゲートでインダクタンスＬａを形成する
超伝導体パターン２２へ結合されており、部分２３ｂ　
は各ＪＩＬ　ゲートのインダクタンスＬｂを形成する超
伝導体パターン２２へ結合されている。さらに、部分２
４は一つのＪＩＬ　ゲートに対する部分２３ａ　及び、
次のＪＩＬ　ゲートに対する部分２３ａ　の間に伸びる
。もっと正確にいえば、部分２３ａ　及び２４はライン
ｋ　の左半分に繰り返し現れ、一方、部分２３及び部分
２４はラインｋ　の右半分に繰り返し現れる。さらにこ
のラインｋの左半分及び右半分は図示のように、下部で
部分２４により接続されている。 図１１で注意すべき点は図　８あるいは図９　のＸ，Ｙ
　あるいはＺ　部分を伴った別のインダクタンスがもは
や形成されず、回路が動作する際に応答性が高まってい
る。

【００４１】図１２は本発明の第　７実施例の要部を示
す回路図である。同図は図１０記載の回路３　の１　変
更例に相当する。同図において、制御ラインｋ　は第　
１の制御ラインｋｋ及び、第　２の制御ラインｋｋ’　
に分岐し、この第　１の制御ライン１１はＪＩＬ　ゲー
トＪ１，Ｊ１’　，，，の左で順次、インダクタンスＬ
ａに結合されており、最終的に抵抗ＲＬ１　を介して接
地されている。一方、ラインｋｋ’　はＪＩＬ　ゲート
の右で順次、インダクタンスＬｂに結合され、抵抗Ｒ１
２　を介して接地されている。特に、ラインｋｋが次々
に直列接続されたインダクタンスＬＡを含み、一方、ラ
インｋｋ’　は直列と次々と接続されたインダクダンス
ＬＢを含むことである。本実施例によれば、電圧増幅回
路３　の応答はラインの論理信号をＪＩＬ　ゲートへ結
合させるための信号通路が減ってさらに、改善される。

【００４２】次に、概要のみが示されてきたインピーダ
ンス変換回路に関する本発明の第　８実施例について説
明する。特に、電圧増幅回路３　の動作信頼性のために
はこの回路の直ぐ後の回路が充分に高いインピーダンス
を持つ必要がある。これはＪＩＬ　ゲートを形成するジ
ョセフソン接合Ｊａ，Ｊｂ，Ｊｃの遷移動作中に駆動電
流ＩＢの方向転換が起こってはならないからである。

【００４３】図１３は本発明の第　８実施例の構成を示
す回路図である。ラインｋ１における電圧増幅回路３　
の出力はコンデンサＣ１を介してＴＲと記したＨＥＭＴ
のゲートへ送られる。ＨＥＭＴトランジスタは直流電圧
源Ｅ２に接続されたドレーンを有し、電圧増幅回路３　
の論理出力に応じて、ドーレンから流れる電流を制御す
る。その際に、電圧増幅回路３　の論理出力はバイアス
電圧と一緒にＨＥＭＴゲートに供給される。このように
、インダクタンスＬ３を介して、別の直流電圧源から供
給される。それにより、出力電流がＨＥＭＴトランジス
タの電源で得られ、このようにして得られた電流が共通
に使用されることのある、インピーダンス５０オームの
ストリップラインを介して、半導体プロセッサ５　へ供
給される。

【００４４】図１３　は本発明の第８実施例の構成を示
す回路図である。同図において、約数メガオームかそれ
以上という極めて大きなインピーダンスがインピーダン
ス変換回路４の入力側で得られる一方、インピーダンス
変換回路４では外部との接続に備えて５０オームののよ
うな低いインピーダンスが可能である。それにより、電
圧増幅回路を形成するＪＩＬ　ゲートに含まれたジョセ
フソン接合の切り替え動作がインピーダンス変換回路４
　へ供給された出力電流に全く影響されず、電圧増幅回
路３　の動作の信頼性が保証されるものである。一方、
回路４　では超伝導回路１　が後に続く同軸ケーブル或
いはストリップラインを通して半導体プロセッサ５　を
駆動するのに適当な低出力インピーダンスが可能である
。インピーダンス変換回路４　のトランジスタＴＲはＨ
ＥＭＴに限定されず、ＧａＡｓ能動層を使用するＨＢＴ
，ＭＥＳＦＥＴあるいは、液体ヘリウム温度環境以下で
動作するＭＯＳＦＥＴでも使用できる。

【００４５】図１４は本発明の第　９実施例の構成を示
す回路図である。同図において、変圧器Ｔ　がインピー
ダンス変換のために使用されている。この変圧器Ｔ　は
抵抗ＲＬ’　を介してラインｋｋに接続された一次側超
伝導巻線Ｌ１，　及びこの巻線Ｌ１に磁気結合した２　
次側超伝導巻線Ｌ２を有する。超伝導巻線Ｌ１は超伝導
巻線Ｌ２の少なくとも１倍の巻数を有し、ラインｋｋに
対して大きなインピーダンスを可能する。一方、低イン
ピーダンスストリップライン８　を介して出力を取り出
すのに適当な低インピーダンスは二次側超伝導巻線Ｌ２
で得られる。

【００４６】図１５は本発明の第１０実施例の要部を示
す回路図である。同図において、ＨＢＴ　ＴＲ１　及び
ＴＲ２　を使用してＥＣＬ　ゲートを形成している。こ
のＥＣＬ　ゲートの出力はエミッタフォロア構造を有す
るもう一つのＨＢＴ８を介してストリップライン８　に
供給される。同図の例では、電圧増幅回路３　からの入
力論理信号の論理振幅はおよそ０．１　ボルトの値で、
トランジスタＴＲ１　のコレクタ電流は１００　オーム
の抵抗Ｒ１、２５オームの抵抗Ｒ２、２５０　オームの
抵抗Ｒ５を含む通路を通して流れる。同様に、トランジ
スタＴＲ２　のコレクタ電流は１００　オーム抵抗Ｒ３
，　それから２５オームの抵抗Ｒ４を通して流れ、それ
から抵抗Ｒ５でトランジスタＴＲ１　のコレクタ電流と
合流する。これにより、およそ、４ｍＡの層電流が抵抗
Ｒ５を通して流れる。電圧増幅回路２　からの入力論理
信号はトランジスタＴＲ１　の基部に供給され、一方、
トランジスタＴＲ２　にはその基部０．０５ボルト基準
電圧が供給される。トランジスタＴＲ３　が今度はトラ
ンジスタＴＲ１　の基部でそのコレクタに形成されたＥ
ＣＬ　ゲートの出力を引継ぎ、エミッタフォロア構造の
エミッタでそれを供給する。このため、トランジスタＴ
Ｒ３　のエミッタでそれを供給する。このため、トラン
ジスタＴＲ３Ｎエミッタは約２５０　オームの抵抗Ｒ６
を介して電圧源Ｖ　ＥＥへ接続されている。それにより
、４ｍＡ　のコレクタ電流がトランジスタＴＲ３　を通
して流れる。この構造においてはおよそ０．１　ボルト
の入力論理振幅がさらに増幅され、およそ０．２　ボル
トの論理振幅が回路４　の出漁端子を形成するストリッ
プライン８　で得られる。トランジスタＴＲ３　のエミ
ッタフォロワ構造のために、ストリップラインの５０オ
ームのインピーダンスとマッチする低出力インピーダン
スが達成される。一方、大きな入力インピーダンスがト
ランジスタＴＲ１　の基部で得られる。

【００４７】インピーダンス変換回路４　を設けること
によって、電圧増幅回路３　の動作は超伝導回路１　の
後に接続された半導体プロセッサ５　の入力インピーダ
ンスにかかわらず安定する。

【００４８】

【発明の効果】本発明によれば、本発明の出力ドライバ
回路は出力振幅信号の論理振幅を増やすための電圧増幅
器回路とインピーダンス変換回路を含み、この電圧増幅
回路には１　以上のジョセフソン接合を含み、及びその
電圧増幅器回路の出力信号を受けるインピーダンス変換
回路が接続され、さらにインピーダンス変換回路は高イ
ンピーダンスを有するので、電圧増幅器回路の動作はこ
のインピーダンス変換回路へ流れる電流を影響を受けな
い。

【００４９】また、半導体回路を駆動するために充分な
大きな出力電圧がインピーダンス変換回路から得られ、
その際に、増加器回路の動作に不利な影響は起こらない
ことにより信頼できる電圧変換が可能である。

【図面の簡単な説明】

【図１】本発明の原理を示すブロック図である。

【図２】本発明の第１実施例の具体的な構成を示す回路
図である。

【図３】本発明の第１実施例の閾値特性を示すしきい値
曲線図である。

【図４】本発明の第２実施例の要部を示す回路図である
。

【図５】本発明の第３実施例の具体的な構成を示す回路
図である。

【図６】本発明の第４実施例の具体的な構成を示す回路
図である。

【図７】本発明の第５実施例の要部を示す回路図である
。

【図８】本発明の第１実施例の構成を示すレイアウト図
である。

【図９】本発明の第５実施例の構成を示すレイアウト図
である。

【図１０】本発明の第６実施例の構成を示す回路図であ
る。

【図１１】本発明の第６実施例に対応するレイアウト図
である。

【図１２】本発明の第７実施例の要部を示す回路図であ
る。

【図１３】本発明の第８実施例の構成を示す回路図であ
る。

【図１４】本発明の第９実施例の構成を示す回路図であ
る。

【図１５】本発明の第１０実施例の要部を示す回路図で
ある。

【図１６】従来のジョセフソンゲート回路を示す回路図
である。

【図１７】従来のジョセフソンゲート回路の動作を示す
図である。

【符号の説明】

１　　超伝導回路 １’出力ドライバ回路 ２　　ジョセフソンプロセッサ ３　　電圧増幅回路 ４　　インピーダンス変換回路 ５　　負荷回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　論理演算を行い、その結果を第１の論
   理振幅を有する出力論理信号として出力するジョセフソ
   ン演算回路を備え、該出力論理素子と外部回路が行う処
   理に適した論理振幅に変換して出力する超伝導回路にお
   いて、各々磁気結合した磁界制御ラインを有すると共に
   バイアス電流を供給され、制御ライン上の信号に応じて
   超伝導状態から有限電圧状態に遷移して、遷移に伴い基
   本論理振幅を発生させる超伝導量子干渉素子を複数個直
   列接続してなり、且つ前記バイアス電流が複数の該超伝
   導量子干渉素子を順次流れるように、また、前記出力論
   理信号が制御ラインを通って、複数の超伝導量子干渉素
   子を順次流れるように構成され、前記基本論理振幅の和
   として第１の論理振幅よりも実質的に大きい第２の論理
   振幅を有する論理信号を出力端子に出力する電圧増幅手
   段と、該出力端子に接続され、前記外部回路に前記第２
   の論理振幅を有する論理信号を出力するのに適し、且つ
   前記電力増幅手段における超伝導量子干渉素子の遷移が
   行われているとき、前記超伝導量子干渉素子に流れ込む
   前記バイアス電流が、実質的に前記出力端子から流れ出
   さないような、出力インピーダンスを有するインピーダ
   ンス変換手段とを有することを特徴とする超伝導回路。
2. 【請求項２】　　１つの前記超伝導量子干渉素子が、第
   １のジョセフソン接合、第２のジョセフソン接合及び第
   １のインダクタンスをループ状に接続した第１の超伝導
   ループと、前記第１のジョセフソン接合、第３のジョセ
   フソン接合及び第２のインダクタンスをループ状に接続
   した第２の超伝導ループと、前記第１のインダクタンス
   に磁界結合する第１の磁界制御ラインと、前記第２のイ
   ンダクタンスに磁界結合する第２の磁界制御ラインを含
   み、各超伝導量子干渉素子の前記第１のジョセフソン接
   合同士を直列接続する超伝導回路であって、各超伝導量
   子干渉素子の第１の磁界制御ライン同士及び第２の磁界
   制御ライン同士を直列接続したことを特徴とする超伝導
   回路。